JP6549552B2 - スイッチング素子の製造方法 - Google Patents

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Description

本明細書に開示の技術は、スイッチング素子の製造方法に関する。
特許文献１に、ＳｉＣ半導体基板にｐ型不純物イオンとｎ型不純物イオンを注入することによって、スイッチング素子を形成する技術が開示されている。ＳｉＣ半導体基板に不純物イオンを注入すると、ＳｉＣ半導体基板の内部に結晶欠陥が形成される。しかしながら、その後にＳｉＣ半導体基板をアニールすることで、ＳｉＣ半導体基板の内部に形成された結晶欠陥を消滅させて、ＳｉＣ半導体基板の結晶性を回復することができる。
特開２００９−１４７３８１号公報
ＧａＮ半導体基板を用いてスイッチング素子を製造する技術が開発されている。ＧａＮ半導体基板では、ｐ型半導体層の内部に存在する結晶欠陥をアニールで消滅させることが困難であり、その結晶性を回復することが難しい。したがって、特許文献１のようにイオン注入によってｐ型半導体層を形成すると、イオン注入によってｐ型半導体層に形成された結晶欠陥を回復することが困難である。
ｐ型のボディ層（チャネルが形成される半導体層）を有するスイッチング素子のオン抵抗は、ボディ層の結晶欠陥密度によって大きく変化する。ボディ層の結晶欠陥密度が高いと、スイッチング素子のオン抵抗が高くなり、スイッチング素子で損失が生じやすくなる。
ＧａＮ半導体基板にイオン注入によってボディ層を形成すると、ボディ層の結晶欠陥密度が高くなる。また、その場合、ボディ層の結晶性を回復することが困難である。このため、ＧａＮ半導体基板にイオン注入によってボディ層を形成すると、スイッチング素子のオン抵抗が高くなるという問題がある。
本明細書が開示するスイッチング素子の製造方法は、凹部形成工程と、ボディ層成長工程と、表層部除去工程と、第２ｎ型半導体層形成工程と、ゲート電極形成工程を有する。前記凹部形成工程では、表面に第１ｎ型半導体層が露出しているＧａＮ半導体基板の前記表面に凹部を形成する。前記ボディ層成長工程では、前記凹部内と前記ＧａＮ半導体基板の前記表面に、ｐ型のＧａＮ半導体層であるボディ層を成長させる。前記表層部除去工程では、前記ボディ層の表層部を除去することによって、前記ＧａＮ半導体基板の前記表面に前記第１ｎ型半導体層を露出させるとともに前記凹部内に前記ボディ層を残存させる。前記第２ｎ型半導体層形成工程では、前記ボディ層の前記表層部を除去する工程の後に、前記ボディ層の分布領域内の一部に、前記ボディ層によって前記第１ｎ型半導体層から分離されているとともに前記ＧａＮ半導体基板の前記表面に露出する第２ｎ型半導体層を形成する。前記ゲート電極形成工程では、前記ボディ層の前記表層部を除去する工程の後に、前記ＧａＮ半導体基板の前記表面の前記第１ｎ型半導体層と前記第２ｎ型半導体層の間で前記ボディ層が露出する範囲内に、前記ボディ層に対して絶縁膜を介して対向するゲート電極を形成する。
なお、第２ｎ型半導体層形成工程とゲート電極形成工程は、いずれを先に実施してもよい。なお、ゲート電極形成工程を先に行う場合には、ＧａＮ半導体基板の表面の第１ｎ型半導体層と第２ｎ型半導体層の間でボディ層が露出する範囲内にゲート電極が設けられている構造は、ゲート電極形成工程と第２ｎ型半導体層形成工程の両方が完了した段階で得られれば良い。
この製造方法では、凹部内に成長したｐ型半導体層によってボディ層が構成される。ボディ層を、イオン注入を用いずに形成することができる。このため、この製造方法によれば、オン抵抗が低いスイッチング素子を製造することができる。
実施例１のＭＯＳＦＥＴ１０の断面図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例１のＭＯＳＦＥＴ１０の製造方法の説明図。 実施例２のＭＯＳＦＥＴの断面図。 実施例２のＭＯＳＦＥＴの製造方法の説明図。 実施例３のＭＯＳＦＥＴの断面図。 実施例３のＭＯＳＦＥＴの製造方法の説明図。
図１に示すＭＯＳＦＥＴ１０は、ＧａＮ半導体基板１２を有している。ＧａＮ半導体基板１２は、ＧａＮ（窒化ガリウム）を主成分とする半導体基板である。
ＧａＮ半導体基板１２は、複数のソース層４０、複数のボディ層４２及びドリフト層４４を有している。
各ソース層４０は、ｎ型領域であり、ＧａＮ半導体基板１２の上面１２ａに露出している。
各ボディ層４２は、ｐ型領域であり、対応するソース層４０の周囲に配置されている。各ボディ層４２は、対応するソース層４０の側面と下面を覆っている。各ボディ層４２は、ソース層４０に隣接する範囲で、ＧａＮ半導体基板１２の上面１２ａに露出している。
ドリフト層４４は、ｎ型領域であり、各ボディ層４２の下側に配置されている。また、一対のボディ層４２の間にもドリフト層４４が配置されている。以下では、ドリフト層４４のうちの一対のボディ層４２の間に位置する部分を、間隔部４４ａという。間隔部４４ａは、ＪＦＥＴ領域と呼ばれる場合がある。間隔部４４ａは、一対のボディ層４２に挟まれた範囲で、ＧａＮ半導体基板１２の上面１２ａに露出している。また、ドリフト層４４は、ＧａＮ半導体基板１２の下面１２ｂの略全域に露出している。ドリフト層４４は、各ボディ層４２によって、各ソース層４０から分離されている。
ＧａＮ半導体基板１２の上面１２ａには、ゲート絶縁膜２８、ゲート電極２６、層間絶縁膜２４、コンタクトプラグ２２及び上部電極２０が配置されている。
ゲート絶縁膜２８は、ＧａＮ半導体基板１２の上面１２ａの一部を覆っている。ゲート絶縁膜２８は、一対のソース層４０の間のＧａＮ半導体基板１２の上面１２ａを覆っている。すなわち、ゲート絶縁膜２８は、ドリフト層４４の間隔部４４ａ表面と、各ボディ層４２のソース層４０と間隔部４４ａの間に位置する部分４２ａの表面を覆っている。また、ゲート絶縁膜２８は、ボディ層４２近傍のソース層４０の表面も覆っている。各ボディ層４２のうち、ゲート絶縁膜２８に接する部分（すなわち、部分４２ａの表層部）は、チャネルが形成されるチャネル領域４２ｂである。ゲート絶縁膜２８は、例えば酸化シリコン等の絶縁体によって構成されている。
ゲート電極２６は、ゲート絶縁膜２８上に配置されている。ゲート電極２６は、ゲート絶縁膜２８を介して、ボディ層４２（すなわち、部分４２ａ）及びドリフト層４４（すなわち、間隔部４４ａ）に対向している。ゲート電極２６は、ゲート絶縁膜２８によってＧａＮ半導体基板１２から絶縁されている。
層間絶縁膜２４は、ゲート絶縁膜２８に覆われていない範囲の上面１２ａを覆っている。また、層間絶縁膜２４は、ゲート電極２６の表面を覆っている。層間絶縁膜２４は、例えば酸化シリコン等の絶縁体によって構成されている。
層間絶縁膜２４には複数のコンタクトホールが設けられており、それらのコンタクトホール内にコンタクトプラグ２２が設けられている。一部のコンタクトプラグ２２は、その下端でソース層４０に接続されており、他のコンタクトプラグ２２は、その下端でボディ層４２に接続されている。
上部電極２０は、層間絶縁膜２４上に配置されている。上部電極２０は、各コンタクトプラグ２２の上面に接している。上部電極２０は、コンタクトプラグ２２を介して、ソース層４０及びボディ層４２に接続されている。
ＧａＮ半導体基板１２の下面１２ｂには、下部電極３０が配置されている。下部電極３０は、ドリフト層４４に接続されている。
ゲート電極２６の電位をゲート閾値（ＭＯＳＦＥＴ１０をオンさせるのに必要な最小のゲート電位）よりも高くすると、ボディ層４２のチャネル領域４２ｂに電子が引き寄せられることによって、チャネル領域４２ｂにチャネルが形成される。チャネルによって、ソース層４０とドリフト層４４が接続されることで、ＭＯＳＦＥＴ１０がオンし、ドリフト層４４からソース層４０へ電流が流れることが可能となる。チャネル領域４２ｂに電流が集中するので、チャネル領域４２ｂに高密度に結晶欠陥が存在すると、ＭＯＳＦＥＴ１０のオン抵抗が高くなる。また、チャネル領域４２ｂの結晶欠陥密度を正確に制御できないと、ＭＯＳＦＥＴ１０のオン抵抗とゲート閾値のばらつきが大きくなる。以下に、チャネル領域４２ｂの結晶欠陥密度を抑制するとともに、当該結晶欠陥密度を正確に制御可能なＭＯＳＦＥＴ１０の製造方法について説明する。
まず、加工前のＧａＮ半導体基板１２を準備する。加工前のＧａＮ半導体基板１２は、その全体がドリフト層４４によって構成されている。
（ストッパ層形成工程）図２に示すように、ＧａＮ半導体基板１２の上面全域に、ＳｉＮ（窒化シリコン）によって構成されているストッパ層５０を形成する。なお、ストッパ層５０は、ＡｌＮ（窒化アルミニウム）やＳｉＯ２（酸化シリコン）等によって構成されていてもよい。
（ハードマスク形成工程）次に、ストッパ層５０の上面全域に、酸化シリコンによって構成されているハードマスク５２を形成する。
（レジスト形成工程）次に、ハードマスク５２の上面全域に、樹脂により構成されているレジスト５４を形成する。次に、図２に示すように、フォトリソグラフィによって、レジスト５４をパターニングする。ここでは、ボディ層４２を形成すべき範囲の上部に開口５８を設ける。
（ハードマスクパターニング工程）次に、図３に示すように、レジスト５４をマスクとして、ハードマスク５２とストッパ層５０をＲＩＥ（Reactive Ion Etching）等によってエッチングする。これによって、ハードマスク５２とストッパ層５０に、開口６０を設ける。開口６０の形成後に、レジスト５４を除去する。
（凹部形成工程）次に、図４に示すように、ハードマスク５２をマスクとして、ＧａＮ半導体基板１２をＲＩＥ等によりエッチングする。これによって、開口６０内に凹部６２を形成する。なお、ここでは、エッチング条件を調整して、凹部６２の側面６３がＧａＮ半導体基板１２の上面に対して略垂直（より詳細には、側面６３とＧａＮ半導体基板１２の上面の間の角度θが、８０°以上９０°以下）となるように、凹部６２を形成する。例えば、ハードマスク５２の厚みを均一とし、ガス種、圧力、ＲＦパワー等の条件を調節することで、側面６３をＧａＮ半導体基板１２の上面に対して略垂直とすることができる。なお、２つの凹部６２の間に位置する部分のドリフト層４４は、上述した間隔部４４ａに相当する。凹部６２を形成したら、図５に示すようにハードマスク５２を除去し、ストッパ層５０を露出させる。
（ボディ層成長工程）次に、図６に示すように、エピタキシャル成長によって、ＧａＮ半導体基板１２の上面と凹部６２内に、ｐ型のＧａＮ半導体層であるボディ層４２を成長（堆積）させる。ここでは、凹部６２の深さよりも厚くボディ層４２を成長させる。ボディ層４２を形成すると、凹部６２の側面６３は、ボディ層４２とドリフト層４４との間の界面４３（ｐｎ接合面）となる。また、ボディ層４２によって、ストッパ層５０が覆われる。また、以下では、ドリフト層４４とボディ層４２を含むＧａＮ半導体層全体を、ＧａＮ半導体基板１２という。
（ドリフト層露出工程）次に、ＧａＮ半導体基板１２の上面（すなわち、ボディ層４２の表面）をＣＭＰ（Chemical Mechanical Polishing）により研磨する。ここでは、ボディ層４２をストッパ層５０よりも高い研磨効率で研磨することが可能な条件で、ボディ層４２を研磨する。ボディ層４２を研磨していくと、図７に示すように、ストッパ層５０がＧａＮ半導体基板１２の上面に露出する。但し、ＧａＮ半導体基板１２の上面は砥石や研磨剤で覆われているので、ストッパ層５０が露出したことを外部から視認することはできない。しかしながら、ストッパ層５０が露出すると、研磨効率が低下する。例えば、研磨レート（単位時間当たりに削られる厚み）が低下したり、研磨時のモータのトルクが変化したりする。したがって、研磨レートやトルクを検出することで、ストッパ層５０が露出したことを検出することができる。ストッパ層５０の露出を検出したら、その後、ストッパ層５０とＧａＮ半導体基板１２の研磨効率が略等しくなるようなスラリーを用いて研磨する。これによって、ストッパ層５０とボディ層４２を研磨し、図８に示すようにストッパ層５０を除去する。その結果、ストッパ層５０の下部に存在していたドリフト層４４（すなわち、間隔部４４ａ）がＧａＮ半導体基板１２の上面に露出する。また、凹部６２内には、ボディ層４２を残存させる。このように、研磨レートによってストッパ層５０の露出を検出することで、その後にストッパ層５０を除去する（すなわち、ドリフト層４４を露出させる）のに必要な研磨量だけ研磨することが可能となり、ＧａＮ半導体基板１２の研磨量が過大となることを防止することができる。すなわち、研磨量のばらつきを抑制することができる。
（ソース層形成工程）次に、図９に示すように、ボディ層４２の一部に選択的にｎ型不純物イオンを注入することで、ソース層４０を形成する。
次に、図１０に示すように、一対のソース層４０の間のＧａＮ半導体基板１２の上面を覆うようにゲート絶縁膜２８を形成し、さらにゲート絶縁膜２８上にゲート電極２６を形成する。その後、層間絶縁膜２４、コンタクトプラグ２２、上部電極２０及び下部電極３０を形成することで、図１のＭＯＳＦＥＴ１０が完成する。
上述した製造方法では、ボディ層成長工程において、ボディ層４２がエピタキシャル成長により形成される。また、ソース層形成工程において、ボディ層４２の一部にイオンが注入されることによってソース層４０が形成されるが、ボディ層４２のチャネル領域４２ｂ（すなわち、ソース層４０と間隔部４４ａの間のボディ層４２）にはほとんどイオンが注入されない。したがって、この製造方法によれば、チャネル領域４２ｂの結晶欠陥密度を低くすることができる。このため、この製造方法によれば、オン抵抗の低いＭＯＳＦＥＴ１０を製造することができる。また、チャネル領域４２ｂにほとんどイオンが注入されないので、チャネル領域４２ｂの結晶欠陥密度にばらつきが生じ難い。したがって、この製造方法によれば、量産時に、ＭＯＳＦＥＴ１０の間で生じるオン抵抗及びゲート閾値のばらつきを抑制することができる。
また、この製造方法では、凹部形成工程において、側面６３がＧａＮ半導体基板１２の上面に対して略垂直となるように凹部６２が形成されるので、ボディ層４２とドリフト層４４の間隔部４４ａの間の界面４３がＧａＮ半導体基板１２の上面に対して略垂直に伸びる。また、ドリフト層露出工程では、側面６３の略垂直な部分がＧａＮ半導体基板１２の上面に位置する状態で、研磨を停止する。このため、研磨量に誤差が生じたとしても、ＧａＮ半導体基板１２の上面における界面４３の横方向の位置がほとんど変化しない。このため、研磨量に誤差が生じたとしても、チャネル領域４２ｂの長さにほとんど差が生じない。このため、この製造方法では、量産時にＭＯＳＦＥＴ１０の間でチャネル長にばらつきが生じ難く、これによってもオン抵抗及びゲート閾値のばらつきが抑制される。さらに、ストッパ層５０によって研磨量の誤差自体も抑制されるので、この製造方法によれば、量産時におけるＭＯＳＦＥＴ１０のオン抵抗及びゲート閾値のばらつきを極めて小さくすることができる。
図１１に示す実施例２のＭＯＳＦＥＴは、ボディ層４２と間隔部４４ａ（すなわち、ドリフト層４４）の間の界面４３が、斜めに伸びている点で実施例１のＭＯＳＦＥＴ１０とは異なる。実施例２のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴと等しい。実施例２では、間隔部４４ａから横方向（ＧａＮ半導体基板１２の上面１２ａと平行な方向）に遠ざかるに従ってボディ層４２の厚みが厚くなるように、界面４３が傾斜している。界面４３とＧａＮ半導体基板１２の上面１２ａの間の角度θは、６０°未満である。
実施例１のＭＯＳＦＥＴ１０では、チャネルを通過した電子が、図１の矢印１００に示すように真下に流れるか、図１の矢印１０２に示すようにボディ層４２から離れる方向に斜め下方向に流れる。これに対し、実施例２のＭＯＳＦＥＴでは、図１１に示すように、チャネルを通過した電子が、矢印１００、１０２に示す経路に加えて、矢印１０４に示すように矢印１０２とは反対側に斜め下方向に向かう経路でも流れることができる。このように、電子が流れる経路が広いので、実施例２のＭＯＳＦＥＴは実施例１のＭＯＳＦＥＴ１０よりもさらにオン抵抗が低い。
次に、実施例２のＭＯＳＦＥＴの製造方法について説明する。まず、実施例１の製造方法と同様に、ストッパ層形成工程、ハードマスク形成工程、レジスト形成工程及びハードマスクパターニング工程を実施することによって、図３に示すようにストッパ層５０とハードマスク５２に開口６０を形成する。レジスト５４はその後に除去する。
次に、凹部形成工程で、図１２に示すように、ハードマスク５２をマスクとしてＧａＮ半導体基板１２をＲＩＥ等によりエッチングすることによって、凹部６２を形成する。ここでは、エッチング条件を調整して、凹部６２の側面６３がＧａＮ半導体基板１２の上面に対して傾斜する（より詳細には、凹部６２の端部６２ａから遠ざかるに従って凹部６２の深さが深くなるように傾斜する）ように、凹部６２を形成する。例えば、マスクとなるハードマスク５２の厚みを開口６０に近い位置ほど薄くしたり、ガス種、圧力、ＲＦパワー等の条件を調節し、ハードマスク５２とＧａＮ半導体基板１２のエッチングレートを略等しくすることで、側面６３をＧａＮ半導体基板１２の上面に対して傾斜させることができる。ここでは、側面６３とＧａＮ半導体基板１２の上面の間の角度θが、６０°未満となるように、凹部６２を形成する。
その後、上述した実施例１と同様に各工程（ボディ層成長工程、ドリフト層露出工程、及び、ソース層形成工程等）を実施することで、図１１に示す実施例２のＭＯＳＦＥＴが完成する。この製造方法によれば、ゲート電極２６の下部となる位置で凹部６２の側面６３を傾斜させるので、ゲート電極２６の下部で界面４３が傾斜している実施例２のＭＯＳＦＥＴを製造することができる。
図１３に示す実施例３のＭＯＳＦＥＴは、ボディ層４２と間隔部４４ａ（すなわち、ドリフト層４４）の間の界面４３が小傾斜部４３ａと大傾斜部４３ｂを有する点で実施例１のＭＯＳＦＥＴ１０とは異なる。実施例３のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴ１０と等しい。小傾斜部４３ａは、界面４３のうちの上面１２ａに対して略垂直に伸びる部分である。小傾斜部４３ａと上面１２ａの間の角度θ１は、８０°以上９０°以下である。小傾斜部４３ａは、上面１２ａの近傍に設けられており、上面１２ａに対して略垂直に交差する。大傾斜部４３ｂは、間隔部４４ａから横方向（ＧａＮ半導体基板１２の上面１２ａと平行な方向）に遠ざかるに従ってボディ層４２の厚みが厚くなるように傾斜している。大傾斜部４３ｂと上面１２ａの間の角度θ２は、６０°未満である。大傾斜部４３ｂは、小傾斜部４３ａの下側（すなわち、上面１２ａから離れた位置）に設けられている。
実施例３のＭＯＳＦＥＴでは、界面４３の一部（大傾斜部４３ｂ）が傾斜している。このため、実施例２のＭＯＳＦＥＴと同様に、チャネルを通過した電子がドリフト層４４内を流れる経路が実施例１のＭＯＳＦＥＴ１０よりも広い。したがって、実施例３のＭＯＳＦＥＴは、実施例１のＭＯＳＦＥＴ１０よりもオン抵抗が低い。
次に、実施例３のＭＯＳＦＥＴの製造方法について説明する。まず、実施例１の製造方法と同様に、ストッパ層形成工程、ハードマスク形成工程、レジスト形成工程及びハードマスクパターニング工程を実施することによって、図３に示すようにストッパ層５０とハードマスク５２に開口６０を形成する。レジスト５４はその後に除去する。
次に、凹部形成工程を実施する。実施例３では、凹部形成工程が、第１エッチング工程と第２エッチング工程を有している。第１エッチング工程では、実施例２と同様にして、図１２に示すように凹部６２を形成する。第２エッチング工程では、ＧａＮ半導体基板１２の厚み方向に均一にエッチングが進行する条件で、凹部６２をさらにエッチングする。例えば、ＧａＮ半導体基板１２のハードマスク５２に対するエッチング選択比が１０以上となる条件で凹部６２をエッチングする。これによって、図１４に示すように、小傾斜部６３ａと大傾斜部６３ｂを有する形状の凹部６２を形成することができる。
その後、上述した実施例１と同様に各工程（ボディ層成長工程、ドリフト層露出工程、及び、ソース層形成工程等）を実施することで、図１３に示す実施例２のＭＯＳＦＥＴが完成する。
実施例３の製造方法によれば、ゲート電極２６の下部となる位置で凹部６２の側面に大傾斜部６３ｂが設けられる。このため、ゲート電極２６の下部で界面４３の一部（すなわち、大傾斜部４３ｂ）が傾斜している実施例３のＭＯＳＦＥＴを製造することができる。
また、実施例３の製造方法では、ＧａＮ半導体基板１２の上面において、その上面に対して略垂直な小傾斜部６３ａを有する側面６３が形成される。また、ドリフト層露出工程では、小傾斜部６３ａがＧａＮ半導体基板１２の上面に位置する状態で、研磨を停止する。したがって、ドリフト層露出工程でＧａＮ半導体基板１２の上面の研磨量に誤差が生じたとしても、チャネル領域４２ｂの長さがほとんど変化しない。したがって、実施例３の製造方法では、量産時にＭＯＳＦＥＴの間でのチャネル長のばらつきが抑制され、これによってオン抵抗及びゲート閾値のばらつきが抑制される。
また、上述した実施例１〜３の製造方法では、ボディ層４２をエピタキシャル成長により形成するので、ボディ層４２内におけるｐ型不純物濃度が均一である。このため、チャネル長を短くすることが可能である。
なお、上述した実施例１〜３の製造方法では、ストッパ層５０を形成したが、ストッパ層５０を形成しなくてもよい。例えば、ストッパ層５０を用いなくてもドリフト層露出工程における研磨量を適切に調節できる場合には、ストッパ層を用いなくてもよい。
また、上述した実施例１〜３の製造方法では、ドリフト層露出工程でＧａＮ半導体基板１２の上面を研磨したが、研磨に代えてエッチング（例えば、ＲＩＥ）を用いてもよい。すなわち、ＧａＮ半導体基板１２の上面をエッチングすることによって、その上面にドリフト層４４を露出させてもよい。この場合、エッチングダメージを除去するために、ドリフト層４４が露出した後に、低バイアスの条件でＧａＮ半導体基板１２の上面をエッチングしたり、ＧａＮ半導体基板１２の上面をＣＭＰにより研磨してもよい。エッチングを用いる場合には、ストッパ層５０は不要である。
また、上述した実施例１〜３では、酸化シリコンにより構成されたハードマスク５２を凹部形成工程でエッチング用のマスクとして用いた。しかしながら、ハードマスク５２に代えて、樹脂等により構成されたレジストを用いてもよい。
また、上述した実施例１〜３では、ボディ層成長工程で凹部６２の深さよりも厚くボディ層４２を成長させたが、ボディ層成長工程で成長させるボディ層４２の厚さが凹部６２の深さより薄くてもよい。
また、上述した実施例１〜３では、ソース層形成工程でボディ層４２の一部にｎ型不純物イオンを注入した。しかしながら、ソース層形成工程で、ボディ層４２の一部をエッチングにより除去し、その除去した部分にエピタキシャル成長によってソース層４０を成長させてもよい。
また、上述した実施例１〜３では、ＭＯＳＦＥＴの製造方法について説明したが、ＩＧＢＴの製造方法に本明細書に開示の技術を適用してもよい。下部電極３０とドリフト層４４の間にｐ型層を追加することで、ＩＧＢＴの構造を得ることができる。
実施例の構成要素と請求項の構成要素との関係について説明する。実施例のドリフト層４４は、第１ｎ型半導体層の一例である。実施例のソース層４０は、第２ｎ型半導体層の一例である。実施例１の側面６３及び実施例３の小傾斜部６３ａは、小傾斜部の一例である。実施例２の側面６３及び実施例３の大傾斜部６３ｂは、大傾斜部の一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の製造方法では、凹部を形成する工程で、凹部の側面が、ゲート電極の下部となる位置において、ＧａＮ半導体基板の表面に対する角度が８０°以上９０°以下である小傾斜部を有するように凹部を形成してもよい。また、ボディ層の表層部を除去する工程では、ＧａＮ半導体基板の表面を研磨し、小傾斜部がＧａＮ半導体基板の表面に位置する状態で研磨を停止してもよい。
なお、本明細書において、凹部の側面のＧａＮ半導体基板の表面に対する角度は、凹部内において計測される角度（凹部内の空間で計測される角度）を意味する。
凹部の側面は、ボディ層と第１ｎ型半導体層との界面となる。この界面の横方向の位置がずれると、チャネル長が変化し、スイッチング素子の特性が変化する。上述した一例の製造方法では、凹部の側面の小傾斜部とＧａＮ半導体基板の表面が垂直に近い角度で交差している。また、ＧａＮ半導体基板の研磨を、小傾斜部がＧａＮ半導体基板の表面に位置する状態で停止する。このため、研磨量に誤差が生じても、ボディ層と第１ｎ型半導体層の界面の横方向の位置にほとんどずれが生じない。このため、チャネル長にばらつきが生じ難い。この製造方法によれば、量産時にスイッチング素子の特性のばらつきを抑制することができる。
本明細書が開示する一例の製造方法では、凹部を形成する工程で、凹部の側面が、ゲート電極の下部となる位置において、凹部の端部から遠ざかるに従って凹部の深さが深くなるように傾斜するとともにＧａＮ半導体基板の表面に対する角度が６０°未満である大傾斜部を有するように凹部を形成してもよい。
この製造方法では、ボディ層と第１ｎ型半導体層の界面の一部（凹部の側面の大傾斜部に相当する部分）が傾斜したスイッチング素子を形成することができる。この構成によれば、スイッチング素子のオン抵抗を低減することができる。
本明細書が開示する一例の製造方法では、ボディ層を成長させる工程の前に、ＧａＮ半導体基板の表面にストッパ層を形成してもよい。この場合、ボディ層を成長させる工程で、ストッパ層を覆うようにボディ層を成長させてもよい。また、ボディ層の表層部を除去する工程が、ボディ層の研磨効率よりもストッパ層の研磨効率が低い研磨方法によってストッパ層が露出するまでボディ層を研磨する第１研磨工程と、ストッパ層が除去されるまでボディ層とストッパ層を研磨する第２研磨工程を有していてもよい。
なお、研磨効率は、単位エネルギーあたりに除去される研磨対象物の厚みを意味する。
この構成によれば、研磨効率の低下によって、ストッパ層が露出したことを検出することができる。ストッパ層が露出した後に、研磨時間を調整することで、必要最小限の研磨量で、第１ｎ型半導体層を露出させることができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：ＭＯＳＦＥＴ
１２ ：ＧａＮ半導体基板
２０ ：上部電極
２２ ：コンタクトプラグ
２４ ：層間絶縁膜
２６ ：ゲート電極
２８ ：ゲート絶縁膜
３０ ：下部電極
４０ ：ソース層
４２ ：ボディ層
４２ｂ：チャネル領域
４３ ：界面
４４ ：ドリフト層
５０ ：ストッパ層
５２ ：ハードマスク
５４ ：レジスト
６２ ：凹部

Claims (3)

  1. スイッチング素子の製造方法であって、
    表面に第１ｎ型半導体層が露出しているＧａＮ半導体基板の前記表面に凹部を形成する工程と、
    前記凹部内と前記ＧａＮ半導体基板の前記表面に、ｐ型のＧａＮ半導体層であるボディ層を成長させる工程と、
    前記ボディ層の表層部を除去することによって、前記ＧａＮ半導体基板の前記表面に前記第１ｎ型半導体層を露出させるとともに前記凹部内に前記ボディ層を残存させる工程と、
    前記ボディ層の前記表層部を除去する工程の後に、前記ボディ層の分布領域内の一部に、前記ボディ層によって前記第１ｎ型半導体層から分離されているとともに前記ＧａＮ半導体基板の前記表面に露出する第２ｎ型半導体層を形成する工程と、
    前記ボディ層の前記表層部を除去する工程の後に、前記ＧａＮ半導体基板の前記表面の前記第１ｎ型半導体層と前記第２ｎ型半導体層の間で前記ボディ層が露出する範囲内に、前記ボディ層に対して絶縁膜を介して対向するゲート電極を形成する工程、
    を有し、
    前記ボディ層を成長させる前記工程の前に、前記ＧａＮ半導体基板の前記表面にストッパ層を形成し、
    前記ボディ層を成長させる前記工程では、前記ストッパ層を覆うように前記ボディ層を成長させ、
    前記ボディ層の前記表層部を除去する前記工程が、前記ボディ層の研磨効率よりも前記ストッパ層の研磨効率が低い研磨方法によって前記ストッパ層が露出するまで前記ボディ層を研磨する第１研磨工程と、前記ストッパ層が除去されるまで前記ボディ層と前記ストッパ層を研磨する第２研磨工程を有する、
    製造方法。
  2. 前記凹部を形成する前記工程では、前記凹部の側面が、前記ゲート電極の下部となる位置において、前記ＧａＮ半導体基板の前記表面に対する角度が８０°以上９０°以下である小傾斜部を有するように前記凹部を形成し、
    前記ボディ層の前記表層部を除去する前記工程では、前記ＧａＮ半導体基板の前記表面を研磨し、前記小傾斜部が前記ＧａＮ半導体基板の前記表面に位置する状態で研磨を停止する、
    請求項１の製造方法。
  3. 前記凹部を形成する前記工程では、前記凹部の側面が、前記ゲート電極の下部となる位置において、前記凹部の端部から遠ざかるに従って前記凹部の深さが深くなるように傾斜するとともに前記ＧａＮ半導体基板の前記表面に対する角度が６０°未満である大傾斜部を有するように前記凹部を形成する請求項１または２の製造方法。
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