JP7226580B2 - 半導体装置とその製造方法 - Google Patents

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Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。
「ホモエピＧａＮ上ノーマリオフ型ＭＯＳＦＥＴの開発」 応用物理 第８６巻 第５号 p.３７６（２０１７）には、窒化物半導体層と、窒化物半導体層の一方の主面に設けられているソース電極と、窒化物半導体層の他方の主面に設けられているドレイン電極と、を備えた縦型の半導体装置が開示されている。窒化物半導体層は、ｎ型のドリフト領域と、そのドリフト領域上に設けられているｎ型のＪＦＥＴ領域と、そのドリフト領域上に設けられているとともにＪＦＥＴ領域に隣接しているｐ型のボディ領域を有している。
このような縦型の半導体装置では、国際公開第２０１６／１０４２６４号に開示されるように、窒化物半導体層の周辺耐圧部に溝が設けられていることが多い。このような溝が設けられていると、素子部の周縁において、ｎ型のドリフト領域とｐ型のボディ領域のｐｎ接合面近傍の電界集中を緩和することができる。
この種の縦型の半導体装置を製造する場合、ｎ型のドリフト領域上にｐ型のボディ領域をエピタキシャル成長し、次いで、ボディ領域の一部をドライエッチングした後に、ｎ型のＪＦＥＴ領域を再エピタキシャル成長して形成される。このような製造方法が採用される理由は、窒化物半導体層にｐ型領域を形成する場合、イオン注入技術を利用して導入したｐ型不純物を活性化させることが難しいからである。したがって、この種の半導体装置では、ボディ領域の一部をドライエッチングして形成した溝内にＪＦＥＴ領域を良好に埋め込むことができる技術が必要とされている。
また、この種の半導体装置では、素子部の周縁において、ｎ型のドリフト領域とｐ型のボディ領域のｐｎ接合面近傍の電界集中をさらに緩和し、耐圧をさらに向上させる技術も必要とされている。
本願明細書は、ＪＦＥＴ領域の埋め込み性の向上と耐圧の向上を両立させる技術を提供する。
本明細書が開示する半導体装置は、窒化物半導体層と、ソース電極と、ドレイン電極と、絶縁ゲート部と、を備えることができる。前記窒化物半導体層は、素子部と、前記素子部の周囲に配置されている周辺耐圧部と、に区画されている。前記ソース電極は、前記窒化物半導体層の一方の主面に設けられている。前記ドレイン電極は、前記窒化物半導体層の他方の主面に設けられている。前記窒化物半導体層は、第１導電型のドリフト領域と、第１導電型のＪＦＥＴ領域と、第２導電型のボディ領域と、第１導電型のソース領域と、を有することができる。前記ドリフト領域は、前記素子部と前記周辺耐圧部に配置されている。前記ＪＦＥＴ領域は、前記素子部に配置されており、前記ドリフト領域上に設けられており、前記一方の主面に設けられた第１溝内に埋め込まれている。前記ボディ領域は、前記素子部に配置されており、前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している。前記ソース領域は、前記素子部に配置されており、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている。前記絶縁ゲート部は、前記素子部に配置されており、前記ＪＦＥＴ領域と前記ソース領域を隔てている前記ボディ領域のチャネル部に対向している。前記窒化物半導体層の前記周辺耐圧部には、前記窒化物半導体層の前記一方の主面に第２溝が設けられている。前記チャネル部に隣接する前記第１溝の側面の傾斜角が、前記第２溝の側面の傾斜角よりも小さい。
上記した半導体装置では、前記ＪＦＥＴ領域が埋め込まれている前記第１溝の側面の傾斜角が小さく形成されている。即ち、前記ＪＦＥＴ領域が、前記窒化物半導体層の深さ方向に沿って先細りのテーパ形状に形成されている。このため、前記第１溝内に前記ＪＦＥＴ領域を再エピタキシャル成長して形成するときに、空洞等が形成されることなく、前記ＪＦＥＴ領域を前記第１溝内に良好に埋め込むことができる。一方、上記した半導体装置では、前記第２溝の側面の傾斜角が大きく形成されている。前記第２溝の側面の傾斜角が大きいと、前記素子部の周縁において、前記ドリフト領域と前記ボディ領域のｐｎ接合面近傍の電界集中が緩和され、耐圧が向上する。このように、上記した半導体装置では、前記ＪＦＥＴ領域の埋め込み性の向上と耐圧の向上が両立している。
本明細書が開示する半導体装置の製造方法は、窒化物半導体層を準備する工程と、溝を形成する工程と、ＪＦＥＴ領域を形成する工程と、ソース領域を形成する工程と、絶縁ゲート部を形成する工程と、を備えることができる。前記窒化物半導体層を準備する工程では、第１導電型のドリフト領域と第２導電型のボディ領域が積層しており、一方の主面に前記ボディ領域が露出している窒化物半導体層を準備する。前記溝を形成する工程では、ドライエッチング技術を利用して、前記窒化物半導体層の前記一方の主面から前記ボディ領域を超えて前記ドリフト領域に達する溝を形成する。前記溝を形成する工程では、前記窒化物半導体層の素子部の一部に形成される第１溝と前記窒化物半導体層の周辺耐圧部に形成される第２溝が同時に形成される。前記ＪＦＥＴ領域を形成する工程では、前記第１溝を埋め込むように第１導電型のＪＦＥＴ領域を形成する。前記ソース領域を形成する工程では、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域を形成する。前記絶縁ゲート部を形成する工程では、前記ＪＦＥＴ領域と前記ソース領域を隔てている前記ボディ領域のチャネル部に対向する絶縁ゲート部を形成する。前記溝を形成する工程では、前記チャネル部に隣接する前記第１溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をｍ面に対して平行とし、前記第２溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をａ面に対して平行とし、前記第１溝と前記第２溝を同時に形成してもよい。又は、前記溝を形成する工程では、前記チャネル部に隣接する前記第１溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をａ面に対して平行とし、前記第２溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をｍ面に対して平行とし、前記第１溝と前記第２溝を同時に形成してもよい。
上記した半導体装置の製造方法では、前記ＪＦＥＴ領域を埋め込むための前記第１溝と前記周辺耐圧部の前記第２溝が同時に形成される。さらに、前記第１溝を形成するために採用される結晶面の面方位と前記第２溝を形成するために採用される結晶面の面方位が異なっている。これにより、前記第１溝と前記第２溝を同時に形成したとしても、前記第１溝の側面と前記第２溝の側面の傾斜角を異ならせることができる。これにより、少ない工程数でありながら、前記半導体装置に要求される特性に応じて前記第１溝の側面と前記第２溝の側面の傾斜角を調節することができる。
半導体装置の一実施形態の要部断面図を模式的に示す。 半導体装置の一実施形態の要部平面図を模式的に示す。 半導体装置の一製造過程における要部断面図を模式的に示す。 半導体装置の一製造過程における要部断面図を模式的に示す。 半導体装置の一製造過程における要部断面図を模式的に示す。 半導体装置の一製造過程における要部断面図を模式的に示す。 半導体装置の一製造過程における要部断面図を模式的に示す。 半導体装置の一製造過程における要部断面図を模式的に示す。 半導体装置の一製造過程における要部断面図を模式的に示す。 変形例の半導体装置の一実施形態の要部断面図を模式的に示す。
以下、図面を参照し、本明細書が開示する技術が適用された半導体装置及びその製造方法を説明する。なお、以下に示す実施形態は、本明細書が開示する技術の理解を助けるために、半導体装置の基本構成を簡単化して図示したものであり、実際の半導体装置の形態とは相違する点に留意されたい。
図１に、半導体装置１の要部断面図を示す。半導体装置１は、素子部２０Ａと周辺耐圧部２０Ｂに区画された窒化物半導体層２０、窒化物半導体層２０の裏面を被覆するように設けられたドレイン電極３２、窒化物半導体層２０の表面を被覆するように設けられたソース電極３４、及び、窒化物半導体層２０の表面上の一部に設けられている絶縁ゲート部３６を備えている。周辺耐圧部２０Ｂは、素子部２０Ａの周囲に設けられており、窒化物半導体層２０を平面視したときに、素子部２０Ａの周囲を一巡するように配置されている。窒化物半導体層２０は、ｎ+型のドレイン領域２１、ｎ型のドリフト領域２２、ｎ型のＪＦＥＴ領域２３、ｐ型のボディ領域２４、及び、ｎ+型のソース領域２５を有している。
ドレイン領域２１は、素子部２０Ａと周辺耐圧部２０Ｂの双方に設けられており、窒化物半導体層２０の裏面に露出する位置に配置されており、ドレイン電極３２にオーミック接触している。ドレイン領域２１は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）である。後述するように、ドレイン領域２１は、ドリフト領域２２及びボディ領域２４をエピタキシャル成長させるための下地基板であり、表面をｃ面とするＧａＮ基板である。
ドリフト領域２２は、素子部２０Ａと周辺耐圧部２０Ｂの双方に設けられており、ドレイン領域２１の表面上に設けられており、ドレイン領域２１とＪＦＥＴ領域２３の間、且つ、ドレイン領域２１とボディ領域２４の間に配置されている。ドリフト領域２２は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）である。
ＪＦＥＴ領域２３は、素子部２０Ａに設けられており、ドリフト領域２２の表面上に設けられており、ドリフト領域２２の表面から突出した形態を有している。ＪＦＥＴ領域２３は、窒化物半導体層２０の表面に設けられた第１溝ＴＲ１内に埋め込まれており、窒化物半導体層２０の表面からドリフト領域２２に向けて、即ち、厚み方向に沿って先細りとなるテーパ状の形態を有している。ＪＦＥＴ領域２３は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）である。この例では、ＪＦＥＴ領域２３の不純物濃度は、ドリフト領域２２の不純物濃度と等しい。
ボディ領域２４は、素子部２０Ａに設けられており、ドリフト領域２２の表面上に設けられており、ＪＦＥＴ領域２３に隣接して配置されている。ボディ領域２４は、窒化物半導体層２０の表面に露出する位置に配置されており、ソース電極３４にオーミック接触している。ボディ領域２４は、ｐ型不純物を含む窒化ガリウム（ＧａＮ）である。
ソース領域２５は、素子部２０Ａに設けられており、ボディ領域２４の表面上に設けられており、ボディ領域２４によってＪＦＥＴ領域２３から隔てられている。ソース領域２５は、窒化物半導体層２０の表面に露出する位置に配置されており、ソース電極３４にオーミック接触している。ソース領域２５は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）である。
絶縁ゲート部３６は、素子部２０Ａに設けられており、窒化物半導体層２０の表面上の一部に設けられており、酸化シリコンのゲート絶縁膜３６ａ及びポリシリコンのゲート電極３６ｂを有している。ゲート電極３６ｂは、ＪＦＥＴ領域２３とソース領域２５を隔てるボディ領域２４のチャネル部２４ａ、及び、ＪＦＥＴ領域２３にゲート絶縁膜３６ａを介して対向している。
窒化物半導体層２０の周辺耐圧部２０Ｂには、窒化物半導体層２０の表面に第２溝ＴＲ２が設けられている。第２溝ＴＲ２は、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２に達する深さを有している。このため、ドリフト領域２２とボディ領域２４のｐｎ接合面は、第２溝ＴＲ２の側面に露出している。これにより、素子部２０Ａの周縁において、ドリフト領域２２とボディ領域２４のｐｎ接合面近傍の電界集中が緩和される。
図２に、半導体装置１の要部平面図を模式的に示す。なお、図２のＩ－Ｉ線に対応した断面図が、図１の要部断面図である。図２に示すように、ＪＦＥＴ領域２３は、窒化物半導体層２０を平面視したときに、ｙ方向に沿って伸びた形態を有している。例えば、実際の半導体装置では、ｙ方向に伸びるＪＦＥＴ領域２３の複数個が素子部２０Ａにおいてストライプ状に配置される。ソース領域２５は、ＪＦＥＴ領域２３に対してｘ方向に離れて配置されている。ソース領域２５とＪＦＥＴ領域２３の間に、ボディ領域２４のチャネル部２４ａが位置している。
上記したように、ＪＦＥＴ領域２３は、窒化物半導体層２０を平面視したときに、ｙ方向に沿って伸びた形態を有している。したがって、ＪＦＥＴ領域２３が埋め込まれている第１溝ＴＲ１は、窒化物半導体層２０を平面視したときに、ｙ方向に沿って伸びる側面（短手側面ともいう）を有しており、その側面はチャネル部２４ａに隣接している。半導体装置１では、チャネル部２４ａに隣接する第１溝ＴＲ１が窒化物半導体層２０の表面に露出する輪郭１１が、ｍ面に対して平行となるように設定されている。また、半導体装置１では、周辺耐圧部２０Ｂに設けられている第２溝ＴＲ２の側面が窒化物半導体層２０の表面に露出する輪郭１２が、ａ面に対して平行となるように設定されている。このため、第２溝ＴＲ２の輪郭１２は、窒化物半導体層２０を平面視したときに、六角形状である。このように、半導体装置１では、チャネル部２４ａに隣接する第１溝ＴＲ１の側面と第２溝ＴＲ２の側面に異なる結晶面の面方位が採用されている。
次に、半導体装置１の動作を説明する。使用時には、ドレイン電極３２に正電圧が印加され、ソース電極３４が接地される。ゲート電極３６ｂにゲート閾値電圧よりも高い正電圧が印加されると、ＪＦＥＴ領域２３とソース領域２５を隔てるボディ領域２４のチャネル部２４ａに反転層が形成され、半導体装置１がターンオンする。このとき、反転層を経由してソース領域２５からＪＦＥＴ領域２３に電子が流入する。ＪＦＥＴ領域２３に流入した電子は、そのＪＦＥＴ領域２３を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通する。ゲート電極３６ｂが接地されると、反転層が消失し、半導体装置１がターンオフする。
図１に示されるように、半導体装置１では、ＪＦＥＴ領域２３が埋め込まれている第１溝ＴＲ１の側面のうちのチャネル部２４ａに隣接する側面の傾斜角をθ１とし、周辺耐圧部２０Ｂに設けられている第２溝ＴＲ２の側面の傾斜角をθ２とすると、θ１＜θ２の関係が成立している。第１溝ＴＲ１の側面の傾斜角θ１は、７０～８０°の範囲である。第２溝ＴＲ２の側面の傾斜角θ２は、略９０°であり、８５～９０°の範囲である。
半導体装置１では、チャネル部２４ａに隣接する第１溝ＴＲ１の側面の傾斜角θ１が小さい、即ち、ＪＦＥＴ領域２３が、窒化物半導体層２０の深さ方向に沿って先細りのテーパ形状に形成されている。このため、後述するように、第１溝ＴＲ１内にＪＦＥＴ領域２３を再エピタキシャル成長して形成するときに、空洞等が形成されることなく、ＪＦＥＴ領域２３を第１溝ＴＲ１内に良好に埋め込むことができる。
一方、半導体装置１では、第２溝ＴＲ２の側面の傾斜角θ２が大きく形成されている。第２溝Ｔ２の側面の傾斜角θ２が大きいと、素子部２０Ａの周縁において、ドリフト領域２２とボディ領域２４のｐｎ接合面近傍の電界集中が緩和され、耐圧が向上する。このように、半導体装置１では、ＪＦＥＴ領域２３の埋め込み性の向上と耐圧の向上を両立させることができる。
（半導体装置の製造方法）
次に、半導体装置１の製造方法を説明する。まず、図３に示されるように、エピタキシャル成長技術を利用して、ＧａＮ基板であるドレイン領域２１の表面からｎ型ＧａＮのドリフト領域２２及びｐ型ＧａＮのボディ領域２４をこの順で積層し、窒化物半導体層２０を準備する。なお、窒化物半導体層２０には、第１溝ＴＲ１、第２溝ＴＲ２及びソース領域２５の形成予定範囲を破線で示す。
次に、図４に示されるように、フォトリソグラフィー技術を利用して、窒化物半導体層２０の表面にマスク４２をパターニングする。マスク４２には、第１溝ＴＲ１に対応した位置に開口４２ａが形成されており、第２溝ＴＲ２に対応した位置に開口４２ｂが形成されている。マスク４２の開口４２ａを画定する側面のうちのチャネル部２４ａに隣接する側面１１１は、窒化物半導体層２０のｍ面に対して平行である。また、マスク４２の開口４２ｂを画定する側面１１２は、窒化物半導体層２０のａ面に対して平行である。
次に、図５に示されるように、ドライエッチング技術を利用して、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２に達する第１溝ＴＲ１及び第２溝ＴＲ２を同時に形成する。このドライエッチング工程では、第１溝ＴＲ１と第２溝ＴＲ２の各々の側面の傾斜角が異なるように形成される。このように、側面の傾斜角が異なるように形成される理由を以下に説明する。
このドライエッチング工程は、誘導結合型プラズマ反応性イオンエッチング装置（ＩＣＰ－ＲＩＥ装置）を用いて実施され、一例ではあるが、圧力が１．０Ｐａであり、エッチングガスがＳｉＣｌ４及びＣｌ２であり、ステージ温度が１８０℃である。ここで、ＩＣＰ－ＲＩＥ装置では、プラズマを形成するためのアンテナ電力と、プラズマと窒化物半導体層２０の間に電位差を形成するためのバイアス電力と、の２つの電力を独立して制御可能である。アンテナ電力を大きくすると、等方性エッチングの効果が強くなる傾向にある。バイアス電力を大きくすると、異方性エッチングの効果が強くなる傾向にある。また、これら等方性エッチング及び異方性エッチングとなる傾向の強さは、窒化物半導体層２０の結晶面の面方位に依存する。したがって、このドライエッチング工程では、アンテナ電力／バイアス電力の電力比と結晶面の面方位の組み合わせを制御することで、形成される溝ＴＲ１，ＴＲ２の側面の傾斜角を調整することができる。
このドラインエッチング工程では、第１溝ＴＲ１の側面をｍ面とし、第２溝ＴＲ２の側面をａ面とし、アンテナ電力／バイアス電力の電力比を４．３～６．９の範囲に制御すると、第１溝ＴＲ１の側面が傾斜して加工され、第２溝ＴＲ２の側面が略垂直に加工され、第１溝ＴＲ１の側面の傾斜角が第２溝ＴＲ２の側面の傾斜角よりも小さい関係が得られることが確認されている。
次に、図６に示すように、エピタキシャル成長技術を利用して、第１溝ＴＲ１内にｎ型ＧａＮを再エピタキシャル成長し、ＪＦＥＴ領域２３を形成する。第１溝ＴＲ１は、窒化物半導体層２０の深さ方向に沿って先細りのテーパ形状に形成されている。このため、ＪＦＥＴ領域２３は、空洞等が形成されることなく、第１溝ＴＲ１内に良好に埋め込まれることができる。
次に、図７に示すように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、ボディ領域２４の表面上に成膜されたＪＦＥＴ領域２３を除去し、ボディ領域２４の表面を露出させる。
次に、図８に示すように、イオン注入技術を利用して、ボディ領域２４の表面の一部にｎ型不純物を導入し、ソース領域２５を形成する。
次に、図９に示すように、窒化物半導体層２０の表面上に一部にゲート絶縁膜３６ａ及びゲート電極３６ｂを形成し、絶縁ゲート部３６を形成する。その後、ドレイン電極３２及びソース電極３４を成膜することにより、半導体装置１を完成させることができる。
上記の製造方法によると、ＪＦＥＴ領域２３を埋め込むための第１溝ＴＲ１と周辺耐圧部２０Ｂの第２溝ＴＲ２が同時に形成される。さらに、第１溝ＴＲ１を形成するために採用される結晶面の面方位がｍ面であり、第２溝ＴＲ２を形成するために採用される結晶面の面方位がａ面であり、これらの面方位が異なっている。これにより、第１溝ＴＲ１と第２溝ＴＲ２を同時に形成したとしても、第１溝ＴＲ１の側面と第２溝ＴＲ２の側面の傾斜角を異ならせることができる。これにより、少ない工程数でありながら、半導体装置１に要求される特性に応じて第１溝ＴＲ１の側面と第２溝ＴＲ２の側面の傾斜角を調節することができる。
第１溝ＴＲ１を形成するために採用される結晶面の面方位をａ面とし、第２溝ＴＲ２を形成するために採用される結晶面の面方位をｍ面とすると、図１０に示す半導体装置２を製造することができる。この半導体装置２では、チャネル部２４ａに隣接する第１溝ＴＲ１の側面の傾斜角が大きく形成されているので、ＪＦＥＴ領域２３の電界集中が緩和される。一方、第２溝ＴＲ２の側面の傾斜角が小さく形成されているので、第２溝ＴＲ２の側面上にフィールドプレート電極等を良好に成膜することができる。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
本明細書が開示する半導体装置は、窒化物半導体層と、ソース電極と、ドレイン電極と、絶縁ゲート部と、を備えることができる。前記窒化物半導体層は、素子部と、前記素子部の周囲に配置されている周辺耐圧部と、に区画されている。前記ソース電極は、前記窒化物半導体層の一方の主面を被覆するように設けられている。前記ドレイン電極は、前記窒化物半導体層の他方の主面を被覆するように設けられている。前記窒化物半導体層は、第１導電型のドリフト領域と、第１導電型のＪＦＥＴ領域と、第２導電型のボディ領域と、第１導電型のソース領域と、を有することができる。前記ドリフト領域は、前記素子部と前記周辺耐圧部に配置されている。前記ＪＦＥＴ領域は、前記素子部に配置されており、前記ドリフト領域上に設けられており、前記一方の主面に設けられた第１溝内に埋め込まれている。前記ボディ領域は、前記素子部に配置されており、前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している。前記ソース領域は、前記素子部に配置されており、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている。前記絶縁ゲート部は、前記素子部に配置されており、前記ＪＦＥＴ領域と前記ソース領域を隔てている前記ボディ領域のチャネル部に対向している。前記窒化物半導体層の前記周辺耐圧部には、前記窒化物半導体層の前記一方の主面に第２溝が設けられている。前記チャネル部に隣接する前記第１溝の側面の傾斜角が、前記第２溝の側面の傾斜角よりも小さい。
上記半導体装置では、前記第２溝の前記側面の前記傾斜角が、略９０°であってもよい。この半導体装置では、前記ドリフト領域と前記ボディ領域のｐｎ接合面近傍の電界集中が良好に緩和され、耐圧が向上する。
上記半導体装置では、前記チャネル部に隣接する前記第１溝の前記側面が前記窒化物半導体層の前記一方の主面に露出する輪郭が、ｍ面に対して平行であってもよい。さらに、上記半導体装置では、前記第２溝の前記側面が前記窒化物半導体層の前記一方の主面に露出する輪郭が、ａ面に対して平行であってもよい。前記第１溝と前記第２溝を同時に形成したときに、前記第１溝の前記側面の傾斜角を小さく形成し、前記第２溝の前記側面の傾斜角を大きく形成することができる。
上記半導体装置では、前記ドリフト領域と前記ボディ領域のｐｎ接合面が、前記第２溝の前記側面に露出していてもよい。この半導体装置では、前記ドリフト領域と前記ボディ領域のｐｎ接合面近傍の電界集中が良好に緩和され、耐圧が向上する。
本明細書が開示する半導体装置の製造方法は、窒化物半導体層を準備する工程と、溝を形成する工程と、ＪＦＥＴ領域を形成する工程と、ソース領域を形成する工程と、絶縁ゲート部を形成する工程と、を備えることができる。前記窒化物半導体層を準備する工程では、第１導電型のドリフト領域と第２導電型のボディ領域が積層しており、一方の主面に前記ボディ領域が露出している窒化物半導体層を準備する。前記溝を形成する工程では、ドライエッチング技術を利用して、前記窒化物半導体層の前記一方の主面から前記ボディ領域を超えて前記ドリフト領域に達する溝を形成する。前記溝を形成する工程では、前記窒化物半導体層の素子部の一部に形成される第１溝と前記窒化物半導体層の周辺耐圧部に形成される第２溝が同時に形成される。前記ＪＦＥＴ領域を形成する工程では、前記第１溝を埋め込むように第１導電型のＪＦＥＴ領域を形成する。前記ソース領域を形成する工程では、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域を形成する。前記絶縁ゲート部を形成する工程では、前記ＪＦＥＴ領域と前記ソース領域を隔てている前記ボディ領域のチャネル部に対向する絶縁ゲート部を形成する。前記溝を形成する工程では、前記チャネル部に隣接する前記第１溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をｍ面に対して平行とし、前記第２溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をａ面に対して平行とし、前記第１溝と前記第２溝を同時に形成してもよい。又は、前記溝を形成する工程では、前記チャネル部に隣接する前記第１溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をａ面に対して平行とし、前記第２溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をｍ面に対して平行とし、前記第１溝と前記第２溝を同時に形成してもよい。
上記製造方法の前記溝を形成する工程では、前記チャネル部に隣接する前記第１溝の前記側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をｍ面に対して平行とし、前記第２溝の前記側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をａ面に対して平行とし、前記第１溝と前記第２溝を同時に形成してもよい。この製造方法によると、前記第１溝の前記側面の傾斜角を小さく形成し、前記第２溝の前記側面の傾斜角を大きく形成することができる。
上記製造方法の前記溝を形成する工程では、アンテナ電力／バイアス電力の電力比が、４．３以上且つ６．９以下であってもよい。この製造方法によると、前記第１溝の前記側面の傾斜角を小さく形成し、前記第２溝の前記側面の傾斜角を大きく形成することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (7)

  1. 素子部と、前記素子部の周囲に配置されている周辺耐圧部と、に区画されている窒化物半導体層と、
    前記窒化物半導体層の一方の主面に設けられているソース電極と、
    前記窒化物半導体層の他方の主面に設けられているドレイン電極と、
    絶縁ゲート部と、を備えており、
    前記窒化物半導体層は、
    前記素子部と前記周辺耐圧部に配置されている第１導電型のドリフト領域と、
    前記素子部に配置されており、前記ドリフト領域上に設けられており、前記一方の主面に設けられた第１溝内に埋め込まれている第１導電型のＪＦＥＴ領域であって、前記ＪＦＥＴ領域は前記窒化物半導体層の前記一方の主面から深さ方向に沿って先細りとなるテーパ形状を有している、ＪＦＥＴ領域と、
    前記素子部に配置されており、前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、
    前記素子部に配置されており、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域と、を有しており、
    前記絶縁ゲート部は、前記素子部に配置されており、前記ＪＦＥＴ領域と前記ソース領域を隔てている前記ボディ領域のチャネル部に対向しており、
    前記窒化物半導体層の前記周辺耐圧部には、前記窒化物半導体層の前記一方の主面に第２溝が設けられており、
    前記チャネル部に隣接する前記第１溝の側面の傾斜角が、前記第２溝の側面の傾斜角よりも小さく、
    前記チャネル部に隣接する前記第１溝の側面の傾斜角は、前記ドリフト領域と前記ボディ領域のｐｎ接合面と前記第１溝の側面との成す角度であり、
    前記第２溝の側面の傾斜角は、前記第２溝の底面を前記第２溝の外に延長した仮想面と前記第２溝の側面との成す角度である、半導体装置。
  2. 前記第２溝の前記側面の前記傾斜角が、８５～９０°の範囲である、請求項１に記載の半導体装置。
  3. 前記チャネル部に隣接する前記第１溝の前記側面が前記窒化物半導体層の前記一方の主面に露出する輪郭が、ｍ面に対して平行であり、
    前記第２溝の前記側面が前記窒化物半導体層の前記一方の主面に露出する輪郭が、ａ面に対して平行である、請求項１又は２に記載の半導体装置。
  4. 前記ドリフト領域と前記ボディ領域の前記ｐｎ接合面が、前記第２溝の前記側面に露出している、請求項１～３のいずれか一項に記載の半導体装置。
  5. 第１導電型のドリフト領域と第２導電型のボディ領域が積層しており、一方の主面に前記ボディ領域が露出している窒化物半導体層を準備する工程と、
    ドライエッチング技術を利用して、前記窒化物半導体層の前記一方の主面から前記ボディ領域を超えて前記ドリフト領域に達する溝を形成する工程であって、前記窒化物半導体層の素子部の一部に形成される第１溝と前記窒化物半導体層の周辺耐圧部に形成される第２溝が同時に形成される、溝を形成する工程と、
    前記第１溝を埋め込むように第１導電型のＪＦＥＴ領域を形成する工程と、
    前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域を形成する工程と、
    前記ＪＦＥＴ領域と前記ソース領域を隔てている前記ボディ領域のチャネル部に対向する絶縁ゲート部を形成する工程と、を備えており、
    前記溝を形成する工程では、
    前記チャネル部に隣接する前記第１溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をｍ面に対して平行とし、前記第２溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をａ面に対して平行とし、前記第１溝と前記第２溝を同時に形成する、又は、
    前記チャネル部に隣接する前記第１溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をａ面に対して平行とし、前記第２溝の側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をｍ面に対して平行とし、前記第１溝と前記第２溝を同時に形成する、
    のいずれか一方を実施する、半導体装置の製造方法。
  6. 前記溝を形成する工程では、前記チャネル部に隣接する前記第１溝の前記側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をｍ面に対して平行とし、前記第２溝の前記側面が前記窒化物半導体層の前記一方の主面に露出する輪郭をａ面に対して平行とし、前記第１溝と前記第２溝を同時に形成する、請求項５に記載の半導体装置の製造方法。
  7. 前記溝を形成する工程では、アンテナ電力／バイアス電力の電力比が、４．３以上且つ６．９以下である、請求項６に記載の半導体装置の製造方法。
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