JP2024057709A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】複数のトレンチゲートを備えた半導体装置では、製造工程中のパターン倒壊を抑えるための技術が必要とされている。【解決手段】半導体装置１，２，３，４，５では、第１方向に隣り合うトレンチゲート３０に挟まれる半導体基板１０の一部が、半導体基板を平面視したときに、第１方向に直交する第２方向に沿って延びる幹部１６Ａと、幹部から突出する枝部１６Ｂと、を有している。【選択図】図３

Description

本明細書が開示する技術は、複数のトレンチゲートを備えた半導体装置とその製造方法に関する。
複数のトレンチゲートを備えたＭＯＳＦＥＴおよびＩＧＢＴ等の半導体装置の開発が進められている。このような半導体装置は、半導体基板の一方の主面に複数のトレンチを形成した後に、その複数のトレンチの各々にトレンチゲートを形成することによって製造される。特許文献１には、このような複数のトレンチゲートを備えた半導体装置の一例が開示されている。
特開２０２０－１２６９３２号公報
複数のトレンチゲートを備えた半導体装置では、オン抵抗を低減するために、隣り合うトレンチゲートの間の距離を短くすることによりチャネル面積を増加させることが望まれている。隣り合うトレンチゲートの間の距離を短くするためには、複数のトレンチを形成するときに、隣り合うトレンチの間の距離が短くなるように半導体基板の一方の主面を加工しなければならない。このとき、隣り合うトレンチの間に残存する半導体基板の一部が薄板状に加工される。このため、その薄板状の半導体基板の一部のパターン倒壊が懸念される。特に、特許文献１に開示されるように、隣り合うトレンチゲートの間の全体がチャネルとなるように隣り合うトレンチゲートの間の距離を短くすると、パターン倒壊の問題が顕在化する。複数のトレンチゲートを備えた半導体装置では、このような製造工程中のパターン倒壊を抑えるための技術が必要とされている。
本明細書が開示する半導体装置（１，２，３，４，５）は、第１主面（１０ｂ）と第２主面（１０ａ）を有する半導体基板（１０）であって、第１導電型の第１半導体領域（１４）と第２導電型の第２半導体領域（１６）と第１導電型の第３半導体領域（１８）が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第３半導体領域が前記第１主面に露出する位置に設けられている、半導体基板と、前記半導体基板の前記第１主面から前記第３半導体領域及び前記第２半導体領域を超えて前記第１半導体領域に達するように設けられている複数のトレンチゲート（３０）と、を備えていてもよい。前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第１方向に沿って相互に間隔を開けて配置されていてもよい。前記第１方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第１方向に直交する第２方向に沿って延びる幹部（１６Ａ）と、前記幹部から突出する枝部（１６Ｂ）と、を有していてもよい。
上記半導体装置では、隣り合うトレンチゲートに挟まれる前記半導体基板の一部が前記幹部と前記枝部で構成されている。前記枝部は薄板状の前記幹部の側面から突出するように形成されている。このため、前記枝部は、前記幹部を支えるように機能することができる。このように、上記半導体装置は、製造工程中のパターン倒壊を抑えることが可能な構造を備えている。
本明細書が開示する半導体装置（１，２，３，４，５）の製造方法は、第１主面（１０ｂ）と第２主面（１０ａ）を有する半導体基板（１０）の前記第１主面に複数のトレンチ（ＴＲ）を形成するトレンチ形成工程であって、第１導電型の第１半導体領域（１４）と第２導電型の第２半導体領域（１６）と第１導電型の第３半導体領域（１８）が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第３半導体領域が前記第１主面に露出する位置に設けられており、前記複数のトレンチの各々が前記半導体基板の前記第１主面から前記第３半導体領域及び前記第２半導体領域を超えて前記第１半導体領域に達するように形成される、トレンチ形成工程と、前記複数のトレンチの各々にトレンチゲート（３０）を形成する工程と、を備えていてもよい。前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第１方向に沿って相互に間隔を開けて配置されていてもよい。前記第１方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第１方向に直交する第２方向に沿って延びる幹部と、前記幹部から突出する枝部と、を有していてもよい。
上記製造方法で製造される半導体装置は、隣り合うトレンチゲートに挟まれる前記半導体基板の一部が前記幹部と前記枝部で構成されている。前記枝部は薄板状の前記幹部の側面から突出するように形成されている。このため、前記枝部は、前記幹部を支えるように機能することができる。このように、上記半導体装置の製造方法では、前記トレンチ形成工程で複数のトレンチを形成したときに、隣り合うトレンチに挟まれる前記半導体基板の一部のパターン倒壊が抑えられる。
本実施形態の半導体装置の要部断面図であり、図３のI-I線に対応した断面図を模式的に示す。 本実施形態の半導体装置の要部断面図であり、図３のII-II線に対応した断面図を模式的に示す。 本実施形態の半導体装置の要部断面図であり、図１及び図２のIII-III線に対応した断面図を模式的に示す。 本実施形態の半導体装置の製造方法のフローを示す。 本実施形態の半導体装置の製造方法における製造過程の要部斜視図を模式的に示す。 本実施形態の変形例の半導体装置の要部断面図であり、図１及び図２のIII-III線に対応した断面図を模式的に示す。 本実施形態の変形例の半導体装置の要部断面図であり、図１及び図２のIII-III線に対応した断面図を模式的に示す。 本実施形態の変形例の半導体装置の要部断面図であり、図１及び図２のIII-III線に対応した断面図を模式的に示す。 本実施形態の変形例の半導体装置の要部断面図であり、図１及び図２のIII-III線に対応した断面図を模式的に示す。
図１～図３に示されるように、半導体装置１は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）と称される種類のパワーデバイスであり、半導体基板１０を備えている。半導体基板１０は、特に限定されるものではないが、例えば炭化シリコン（ＳｉＣ）であってもよい。この例に代えて、半導体基板１０は、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ2Ｏ3）等の半導体材料であってもよい。ここで、半導体基板１０の厚み方向がｚ方向であり、半導体基板１０の上面１０ｂに平行な一方向（即ち、ｚ方向に直交する一方向）がｘ方向であり、ｚ方向及びｘ方向に直交する方向がｙ方向である。
半導体装置１はさらに、半導体基板１０の下面１０ａを被覆するドレイン電極２２と、半導体基板１０の上面１０ｂを被覆するソース電極２４と、半導体基板１０の上層部に設けられている複数のトレンチゲート３０と、を備えている。複数のトレンチゲート３０の各々は、半導体基板１０の上面１０ｂに形成されたトレンチＴＲ内に設けられている。複数のトレンチゲート３０の各々は、トレンチＴＲの内面を被覆するゲート絶縁膜３２と、ゲート絶縁膜３２によって半導体基板１０から絶縁されているゲート電極３４と、を有している。また、ゲート電極３４は、層間絶縁膜によってソース電極２４から絶縁されている。複数のトレンチゲート３０の各々は、半導体基板１０の上面１０ｂに対して直交する方向（即ち、ｚ方向である）から観測したときに（以下、「半導体基板１０を平面視したときに」という）、この例ではｙ方向に沿って延びている。また、複数のトレンチゲート３０の各々は、半導体基板１０を平面視したときに、この例ではｘ方向に沿って相互に間隔を開けて配置されている。
半導体基板１０は、ｎ+型のドレイン領域１２と、ｎ型のドリフト領域１４と、ｐ型のボディ領域１６と、ｎ+型のソース領域１８と、を有している。ドレイン領域１２とドリフト領域１４とボディ領域１６とソース領域１８は、半導体基板１０の厚み方向に沿ってこの順で配置されている。これら半導体領域１２，１４，１６，１８の間に他の半導体領域が介在してもよい。
ドレイン領域１２は、半導体基板１０の下層部に配置されており、半導体基板１０の下面１０ａに露出する位置に設けられている。ドレイン領域１２は、半導体基板１０の下面１０ａを被覆するドレイン電極２２にオーミック接触している。
ドリフト領域１４は、ドレイン領域１２とボディ領域１６の間に設けられており、ドレイン領域１２とボディ領域１６を隔てている。ドリフト領域１４のｎ型不純物の濃度は、ドレイン領域１２のｎ型不純物の濃度よりも低い。ドリフト領域１４は、トレンチゲート３０の底面及び側面の下部に接触している。
ボディ領域１６は、ドリフト領域１４とソース領域１８の間に設けられており、ドリフト領域１４とソース領域１８を隔てている。ボディ領域１６は、トレンチゲート３０の側面に接している。ボディ領域１６は、半導体基板１０の上面に露出する位置に形成されているｐ型不純物の濃度が高いボディコンタクト領域（図示省略）を介してソース電極２４に電気的に接続されている。
ソース領域１８は、ボディ領域１６上に設けられており、半導体基板１０の上面１０ｂに露出する位置に設けられている。ソース領域１８は、半導体基板１０の上面１０ｂを被覆するソース電極２４にオーミック接触している。
図３に示されるように、ｘ方向に隣り合うトレンチゲート３０に挟まれるボディ領域１６は、半導体基板１０を平面視したときに、ｙ方向に沿って延びる幹部１６Ａと、幹部１６Ａから突出する複数の枝部１６Ｂと、を有している。なお、図３では、ボディ領域１６の断面レイアウトを示しているが、ｘ方向に隣り合うトレンチゲート３０に挟まれる他の半導体領域、即ち、ドリフト領域１４の上端部及びソース領域１８も同様の断面レイアウトを有している。したがって、ｘ方向に隣り合うトレンチゲート３０に挟まれる半導体基板１０の一部が、幹部と枝部で構成されている。以下では、ボディ領域１６を参照して幹部と枝部の形態について説明する。
ボディ領域１６の幹部１６Ａは、この例ではｙｚ平面に沿って延びる薄板状の形態を有している。ボディ領域１６の幹部１６Ａの幅Ｗ１は、その幹部１６Ａに隣接する一対のトレンチゲート３０が対向する方向、即ち、ｘ方向に沿って計測される幅である。ボディ領域１６の幹部１６Ａの幅Ｗ１は、特に限定されるものではないが、例えば２００ｎｍ以下であってもよい。
ボディ領域１６の複数の枝部１６Ｂの各々は、幹部１６Ａの側面から突出しており、幹部１６Ａの上端から下端まで半導体基板１０の厚み方向に延びた形態を有している。ここで、幹部１６Ａの側面とは、ｙｚ平面に平行な側面である。この例では、ボディ領域１６の枝部１６Ｂは、半導体基板１０を平面視したときに、矩形状の形態を有している。この形態は一例であり、ボディ領域１６の枝部１６Ｂは、様々な形態で幹部１６Ａの側面から突出することができる。ボディ領域１６の枝部１６Ｂの幅Ｗ２は、幹部１６Ａの長手方向、即ち、ｙ方向に沿って計測される幅である。ボディ領域１６の枝部１６Ｂの幅Ｗ２は、特に限定されるものではないが、例えば２００ｎｍ以下であってもよい。
この例では、ボディ領域１６の幹部１６Ａの一方の側面に複数の枝部１６Ｂが設けられており、ボディ領域１６の幹部１６Ａの他方の側面にも複数の枝部１６Ｂが設けられている。ボディ領域１６の幹部１６Ａの各々の側面に設けられている複数の枝部１６Ｂの各々は、幹部１６Ａの長手方向、即ち、ｙ方向に沿って相互に間隔を開けて配置されている。この例では、複数の枝部１６Ｂは、ｙ方向に沿って周期的に配置されている。このように、ボディ領域１６の側面では、複数の枝部１６Ｂの各々が凸部を構成し、枝部１６Ｂと枝部１６Ｂの間に凹部が構成されている。ボディ領域１６の複数の枝部１６Ｂは、ｘ方向に隣接するトレンチゲート３０に侵入するように構成されている。したがって、ボディ領域１６の枝部１６Ｂを構成する側面はいずれもトレンチゲート３０に接している。このように、ボディ領域１６の側面とトレンチゲート３０の側面が噛み合うように構成されている。
次に、半導体装置１の動作を説明する。ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４にソース電極２４よりも正となる閾値電圧以上の電圧が印加されていると、半導体装置１はオンである。このとき、ソース領域１８とドリフト領域１４を隔てるボディ領域１６のうちトレンチゲート３０の側面に対向する部分に反転層が形成される。ソース領域１８から供給される電子は、その反転層を経由してドリフト領域１４に達する。ドリフト領域１４に達した電子は、縦方向に流れてドレイン領域１２に流れる。これにより、ドレイン電極２２とソース電極２４が導通する。
ドレイン電極２２に正電圧が印加され、ソース電極２４が接地され、トレンチゲート３０のゲート電極３４が接地されていると、トレンチゲート３０の側面には反転層が形成されず、半導体装置１はオフである。このように、半導体装置１は、スイッチング素子として動作することができる。
半導体装置１では、ボディ領域１６の幹部１６Ａの幅Ｗ１が小さく構成されており、隣り合うトレンチゲート３０の間の距離が短い。このため、半導体装置１では、チャネル面積が大きく確保されるので、チャネル抵抗が低減される。特に、半導体装置１では、ボディ領域１６の幹部１６Ａの幅Ｗ１が２００ｎｍ以下である。この場合、半導体装置１がオンしたときに、幹部１６Ａに対してｘ方向に隣接するトレンチゲート３０の側面の各々に形成される反転層が繋がり、幹部１６Ａの全体がチャネルとなることができる。このため、半導体装置１は、極めて低いチャネル抵抗を有することができる。なお、ボディ領域１６の幹部１６Ａの幅Ｗ１は、１００ｎｍ以下であってもよく、さらに８０ｎｍ以下であってもよい。ボディ領域１６の幹部１６Ａの幅Ｗ１が小さいほど、チャネル抵抗を低下させることができる。
さらに、半導体装置１では、ボディ領域１６の枝部１６Ｂの幅Ｗ２も２００ｎｍ以下である。このため、半導体装置１がオンしたときに、枝部１６Ｂに対してｙ方向に隣接するトレンチゲート３０の側面の各々に形成される反転層が繋がり、枝部１６Ｂの全体がチャネルとなることができる。このため、半導体装置１は、極めて低いチャネル抵抗を有している。なお、ボディ領域１６の枝部１６Ｂの幅Ｗ２は、１００ｎｍ以下であってもよく、さらに８０ｎｍ以下であってもよい。ボディ領域１６の枝部１６Ｂの幅Ｗ２が小さいほど、チャネル抵抗を減少させることができる。
次に、半導体装置１の製造方法のうちの一部の工程について説明する。説明を省略する他の工程については、特に限定されるものではなく、既知の製造技術を含む様々な技術を利用することができる。
まず、図４に示されるように、ドレイン領域１２とドリフト領域１４とボディ領域１６とソース領域１８が半導体基板１０の深さ方向に沿ってこの順で並んでいる半導体基板１０を準備する（ステップＳ１）。この半導体基板１０は、特に限定されるものではないが、例えば、エピタキシャル成長技術を利用してドレイン領域１２の上面からｎ型層を結晶成長した後に、イオン注入技術を利用して半導体基板１０の上面１０ｂからｎ型層の一部にｐ型不純物イオン及びｎ型不純物イオンをイオン注入し、ボディ領域１６とソース領域１８を形成することで準備されてもよい。
次に、図４に示されるように、フォトリソグラフィー技術を利用して半導体基板１０の上面１０ｂにマスクをパターニングした後に、異方性ドライエッチング技術を利用してマスクの開口に露出する半導体基板１０の上面１０ｂからソース領域１８とボディ領域１６を貫通してドリフト領域１４に達するトレンチＴＲを形成する（ステップＳ２）。特に限定されるものではないが、トレンチＴＲは先細りのテーパ状に形成され、テーパ角が８７°～９０°の範囲であってもよい。
図５に、トレンチＴＲが形成された後の半導体基板１０の要部斜視図を示す。図５に示されるように、隣り合うトレンチＴＲに挟まれる半導体基板１０の一部は、幹部１６Ａと枝部１６Ｂで構成されている。枝部１６Ｂは薄板状の幹部１６Ａの側面から突出するように形成されている。このため、枝部１６Ｂは、幹部１６Ａを支えるように機能することができる。仮に枝部１６Ｂが形成されていない場合、複数のトレンチＴＲを形成したときに、隣り合うトレンチＴＲに挟まれる半導体基板１０の一部が薄板状に形成されるので、半導体基板１０の一部のパターン倒壊が懸念される。一方、この製造方法では、トレンチ形成工程で複数のトレンチＴＲを形成したときに、枝部１６Ｂが幹部１６Ａを支えるように機能することができるので、半導体基板１０の一部のパターン倒壊が抑えられる。特に、ボディ領域１６の幹部１６Ａの全体がチャネルとなるように、幹部１６Ａの幅Ｗ１（図３参照）が２００ｎｍ以下になると、パターン倒壊の問題が顕在化してくる。なかでも、幹部１６Ａの幅Ｗ１が１００ｎｍ以下、さらに８０ｎｍ以下になると、パターン倒壊の問題が特に顕在化してくる。この製造方法は、このような場合に特に有用である。
次に、図４に示すように、トレンチＴＲ内にトレンチゲート３０を形成する（ステップＳ３）。具体的には、ＣＶＤ技術を利用してトレンチＴＲの内面を含む半導体基板１０の上面にゲート絶縁膜３２を成膜する。次に、ＣＶＤ技術を利用してポリシリコンのポリシリコン層を成膜した後に、ポリシリコン層をパターニングすることによりゲート電極３４を形成する。これにより、トレンチゲート３０が形成される。次に、ゲート電極３４を覆うように層間絶縁膜をパターニングする。最後に、ドレイン電極２２及びソース電極２４を形成することで、図１～図３に示す半導体装置１が完成する。
以下、変形例の半導体装置について説明する。
図６に示す半導体装置２では、トレンチゲート３０を間に置いてｘ方向に対向する一対のボディ領域１６において、一方のボディ領域１６の枝部１６Ｂの一部が、他方のボディ領域１６の枝部１６Ｂの一部と対向するように構成されている。例えば、図３に示す半導体装置１では、一方のボディ領域１６の枝部１６Ｂの全体が、他方のボディ領域１６の枝部１６Ｂの全体と対向するように構成されていた。対向する一対のボディ領域１６の枝部１６Ｂで挟まれるトレンチゲート３０は、狭窄部分となるので、ゲート抵抗を増加させる要因となる。図６に示す半導体装置２のように構成することにより、トレンチゲート３０の狭窄部分が減少するので、ゲート抵抗の増加を抑えることができる。
図７に示す半導体装置３及び図８に示す半導体装置４ではいずれも、トレンチゲート３０を間に置いてｘ方向に対向する一対のボディ領域１６において、一方のボディ領域１６の枝部１６Ｂの全体が、他方のボディ領域１６の枝部１６Ｂと枝部１６Ｂの間の幹部１６Ａに対向するように構成されている。図７に示す半導体装置３では、ｘ方向に隣り合う一対のボディ領域１６の各々のレイアウトが一致しており、図８に示す半導体装置４では、ｘ方向に隣り合う一対のボディ領域１６の各々のレイアウトがｙ方向に位置ズレしている。図７に示す半導体装置３及び図８に示す半導体装置４ではいずれも、トレンチゲート３０の狭窄部分が実質的に存在しないので、ゲート抵抗の増加を抑えることができる。
図９に示す半導体装置５では、ボディ領域１６の枝部１６Ｂが、半導体基板１０を平面視したときに、三角形状の形態を有している。この場合も他の実施形態と同様に、製造工程中のパターン倒壊を抑えることができる。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
（特徴１）
半導体装置であって、
第１主面と第２主面を有する半導体基板であって、第１導電型の第１半導体領域と第２導電型の第２半導体領域と第１導電型の第３半導体領域が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第３半導体領域が前記第１主面に露出する位置に設けられている、半導体基板と、
前記半導体基板の前記第１主面から前記第３半導体領域及び前記第２半導体領域を超えて前記第１半導体領域に達するように設けられている複数のトレンチゲートと、を備えており、
前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第１方向に沿って相互に間隔を開けて配置されており、
前記第１方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第１方向に直交する第２方向に沿って延びる幹部と、前記幹部から突出する枝部と、を有している、半導体装置。
（特徴２）
前記第１方向における前記幹部のうちの前記第２半導体領域の幅は、前記半導体装置がオンしたときに前記幹部のうちの前記第２半導体領域の全体がチャネルとなる範囲である、特徴１に記載の半導体装置。
（特徴３）
前記第１方向における前記幹部のうちの前記第２半導体領域の幅は、２００ｎｍ以下である、特徴２に記載の半導体装置。
（特徴４）
前記第２方向における前記枝部のうちの前記第２半導体領域の幅は、前記半導体装置がオンしたときに前記枝部のうちの前記第２半導体領域の全体がチャネルとなる範囲である、特徴１～３のいずれかに記載の半導体装置。
（特徴５）
前記第２方向における前記枝部のうちの前記第２半導体領域の幅は、２００ｎｍ以下である、特徴４に記載の半導体装置。
（特徴６）
前記トレンチゲートを間に置いて対向する一対の前記第２半導体領域の間では、一方の前記枝部が、前記第１方向において他方の前記枝部と前記枝部の間の前記幹部に対向する、特徴１～５のいずれかに記載の半導体装置。
（特徴７）
半導体装置の製造方法であって、
第１主面と第２主面を有する半導体基板の前記第１主面に複数のトレンチを形成するトレンチ形成工程であって、第１導電型の第１半導体領域と第２導電型の第２半導体領域と第１導電型の第３半導体領域が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第３半導体領域が前記第１主面に露出する位置に設けられており、前記複数のトレンチの各々が前記半導体基板の前記第１主面から前記第３半導体領域及び前記第２半導体領域を超えて前記第１半導体領域に達するように形成される、トレンチ形成工程と、
前記複数のトレンチの各々にトレンチゲートを形成する工程と、を備えており、
前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第１方向に沿って相互に間隔を開けて配置されており、
前記第１方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第１方向に直交する第２方向に沿って延びる幹部と、前記幹部から突出する枝部と、を有している、半導体装置の製造方法。
（特徴８）
前記第１方向における前記幹部のうちの前記第２半導体領域の幅は、前記半導体装置がオンしたときに前記幹部のうちの前記第２半導体領域の全体がチャネルとなる範囲である、特徴７に記載の半導体装置の製造方法。
（特徴９）
前記第２方向における前記枝部のうちの前記第２半導体領域の幅は、前記半導体装置がオンしたときに前記枝部のうちの前記第２半導体領域の全体がチャネルとなる範囲である、特徴７又は８に記載の半導体装置の製造方法。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１，２，３，４，５：半導体装置、 １０：半導体基板、 １２：ドレイン領域、 １４：ドリフト領域、 １６：ボディ領域、 １６Ａ：幹部、 １６Ｂ：枝部、 １８：ソース領域、 ２２：ドレイン電極、 ２４：ソース電極、 ３０：トレンチゲート

Claims (9)

  1. 半導体装置（１，２，３，４，５）であって、
    第１主面（１０ｂ）と第２主面（１０ａ）を有する半導体基板（１０）であって、第１導電型の第１半導体領域（１４）と第２導電型の第２半導体領域（１６）と第１導電型の第３半導体領域（１８）が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第３半導体領域が前記第１主面に露出する位置に設けられている、半導体基板と、
    前記半導体基板の前記第１主面から前記第３半導体領域及び前記第２半導体領域を超えて前記第１半導体領域に達するように設けられている複数のトレンチゲート（３０）と、を備えており、
    前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第１方向に沿って相互に間隔を開けて配置されており、
    前記第１方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第１方向に直交する第２方向に沿って延びる幹部（１６Ａ）と、前記幹部から突出する枝部（１６Ｂ）と、を有している、半導体装置。
  2. 前記第１方向における前記幹部のうちの前記第２半導体領域の幅は、前記半導体装置がオンしたときに前記幹部のうちの前記第２半導体領域の全体がチャネルとなる範囲である、請求項１に記載の半導体装置。
  3. 前記第１方向における前記幹部のうちの前記第２半導体領域の幅は、２００ｎｍ以下である、請求項２に記載の半導体装置。
  4. 前記第２方向における前記枝部のうちの前記第２半導体領域の幅は、前記半導体装置がオンしたときに前記枝部のうちの前記第２半導体領域の全体がチャネルとなる範囲である、請求項１に記載の半導体装置。
  5. 前記第２方向における前記枝部のうちの前記第２半導体領域の幅は、２００ｎｍ以下である、請求項４に記載の半導体装置。
  6. 前記トレンチゲートを間に置いて対向する一対の前記第２半導体領域の間では、一方の前記枝部が、前記第１方向において他方の前記枝部と前記枝部の間の前記幹部に対向する、請求項１～５のいずれか一項に記載の半導体装置。
  7. 半導体装置（１，２，３，４，５）の製造方法であって、
    第１主面（１０ｂ）と第２主面（１０ａ）を有する半導体基板（１０）の前記第１主面に複数のトレンチ（ＴＲ）を形成するトレンチ形成工程であって、第１導電型の第１半導体領域（１４）と第２導電型の第２半導体領域（１６）と第１導電型の第３半導体領域（１８）が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第３半導体領域が前記第１主面に露出する位置に設けられており、前記複数のトレンチの各々が前記半導体基板の前記第１主面から前記第３半導体領域及び前記第２半導体領域を超えて前記第１半導体領域に達するように形成される、トレンチ形成工程と、
    前記複数のトレンチの各々にトレンチゲート（３０）を形成する工程と、を備えており、
    前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第１方向に沿って相互に間隔を開けて配置されており、
    前記第１方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第１方向に直交する第２方向に沿って延びる幹部と、前記幹部から突出する枝部と、を有している、半導体装置の製造方法。
  8. 前記第１方向における前記幹部のうちの前記第２半導体領域の幅は、前記半導体装置がオンしたときに前記幹部のうちの前記第２半導体領域の全体がチャネルとなる範囲である、請求項７に記載の半導体装置の製造方法。
  9. 前記第２方向における前記枝部のうちの前記第２半導体領域の幅は、前記半導体装置がオンしたときに前記枝部のうちの前記第２半導体領域の全体がチャネルとなる範囲である、請求項７又は８に記載の半導体装置の製造方法。
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