JP2024057709A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】複数のトレンチゲートを備えた半導体装置では、製造工程中のパターン倒壊を抑えるための技術が必要とされている。【解決手段】半導体装置1,2,3,4,5では、第1方向に隣り合うトレンチゲート30に挟まれる半導体基板10の一部が、半導体基板を平面視したときに、第1方向に直交する第2方向に沿って延びる幹部16Aと、幹部から突出する枝部16Bと、を有している。【選択図】図3

Description

本明細書が開示する技術は、複数のトレンチゲートを備えた半導体装置とその製造方法に関する。
複数のトレンチゲートを備えたMOSFETおよびIGBT等の半導体装置の開発が進められている。このような半導体装置は、半導体基板の一方の主面に複数のトレンチを形成した後に、その複数のトレンチの各々にトレンチゲートを形成することによって製造される。特許文献1には、このような複数のトレンチゲートを備えた半導体装置の一例が開示されている。
特開2020-126932号公報
複数のトレンチゲートを備えた半導体装置では、オン抵抗を低減するために、隣り合うトレンチゲートの間の距離を短くすることによりチャネル面積を増加させることが望まれている。隣り合うトレンチゲートの間の距離を短くするためには、複数のトレンチを形成するときに、隣り合うトレンチの間の距離が短くなるように半導体基板の一方の主面を加工しなければならない。このとき、隣り合うトレンチの間に残存する半導体基板の一部が薄板状に加工される。このため、その薄板状の半導体基板の一部のパターン倒壊が懸念される。特に、特許文献1に開示されるように、隣り合うトレンチゲートの間の全体がチャネルとなるように隣り合うトレンチゲートの間の距離を短くすると、パターン倒壊の問題が顕在化する。複数のトレンチゲートを備えた半導体装置では、このような製造工程中のパターン倒壊を抑えるための技術が必要とされている。
本明細書が開示する半導体装置(1,2,3,4,5)は、第1主面(10b)と第2主面(10a)を有する半導体基板(10)であって、第1導電型の第1半導体領域(14)と第2導電型の第2半導体領域(16)と第1導電型の第3半導体領域(18)が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第3半導体領域が前記第1主面に露出する位置に設けられている、半導体基板と、前記半導体基板の前記第1主面から前記第3半導体領域及び前記第2半導体領域を超えて前記第1半導体領域に達するように設けられている複数のトレンチゲート(30)と、を備えていてもよい。前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第1方向に沿って相互に間隔を開けて配置されていてもよい。前記第1方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第1方向に直交する第2方向に沿って延びる幹部(16A)と、前記幹部から突出する枝部(16B)と、を有していてもよい。
上記半導体装置では、隣り合うトレンチゲートに挟まれる前記半導体基板の一部が前記幹部と前記枝部で構成されている。前記枝部は薄板状の前記幹部の側面から突出するように形成されている。このため、前記枝部は、前記幹部を支えるように機能することができる。このように、上記半導体装置は、製造工程中のパターン倒壊を抑えることが可能な構造を備えている。
本明細書が開示する半導体装置(1,2,3,4,5)の製造方法は、第1主面(10b)と第2主面(10a)を有する半導体基板(10)の前記第1主面に複数のトレンチ(TR)を形成するトレンチ形成工程であって、第1導電型の第1半導体領域(14)と第2導電型の第2半導体領域(16)と第1導電型の第3半導体領域(18)が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第3半導体領域が前記第1主面に露出する位置に設けられており、前記複数のトレンチの各々が前記半導体基板の前記第1主面から前記第3半導体領域及び前記第2半導体領域を超えて前記第1半導体領域に達するように形成される、トレンチ形成工程と、前記複数のトレンチの各々にトレンチゲート(30)を形成する工程と、を備えていてもよい。前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第1方向に沿って相互に間隔を開けて配置されていてもよい。前記第1方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第1方向に直交する第2方向に沿って延びる幹部と、前記幹部から突出する枝部と、を有していてもよい。
上記製造方法で製造される半導体装置は、隣り合うトレンチゲートに挟まれる前記半導体基板の一部が前記幹部と前記枝部で構成されている。前記枝部は薄板状の前記幹部の側面から突出するように形成されている。このため、前記枝部は、前記幹部を支えるように機能することができる。このように、上記半導体装置の製造方法では、前記トレンチ形成工程で複数のトレンチを形成したときに、隣り合うトレンチに挟まれる前記半導体基板の一部のパターン倒壊が抑えられる。
本実施形態の半導体装置の要部断面図であり、図3のI-I線に対応した断面図を模式的に示す。 本実施形態の半導体装置の要部断面図であり、図3のII-II線に対応した断面図を模式的に示す。 本実施形態の半導体装置の要部断面図であり、図1及び図2のIII-III線に対応した断面図を模式的に示す。 本実施形態の半導体装置の製造方法のフローを示す。 本実施形態の半導体装置の製造方法における製造過程の要部斜視図を模式的に示す。 本実施形態の変形例の半導体装置の要部断面図であり、図1及び図2のIII-III線に対応した断面図を模式的に示す。 本実施形態の変形例の半導体装置の要部断面図であり、図1及び図2のIII-III線に対応した断面図を模式的に示す。 本実施形態の変形例の半導体装置の要部断面図であり、図1及び図2のIII-III線に対応した断面図を模式的に示す。 本実施形態の変形例の半導体装置の要部断面図であり、図1及び図2のIII-III線に対応した断面図を模式的に示す。
図1~図3に示されるように、半導体装置1は、MOSFET(metal-oxide-semiconductor field effect transistor)と称される種類のパワーデバイスであり、半導体基板10を備えている。半導体基板10は、特に限定されるものではないが、例えば炭化シリコン(SiC)であってもよい。この例に代えて、半導体基板10は、シリコン(Si)、窒化ガリウム(GaN)、酸化ガリウム(Ga23)等の半導体材料であってもよい。ここで、半導体基板10の厚み方向がz方向であり、半導体基板10の上面10bに平行な一方向(即ち、z方向に直交する一方向)がx方向であり、z方向及びx方向に直交する方向がy方向である。
半導体装置1はさらに、半導体基板10の下面10aを被覆するドレイン電極22と、半導体基板10の上面10bを被覆するソース電極24と、半導体基板10の上層部に設けられている複数のトレンチゲート30と、を備えている。複数のトレンチゲート30の各々は、半導体基板10の上面10bに形成されたトレンチTR内に設けられている。複数のトレンチゲート30の各々は、トレンチTRの内面を被覆するゲート絶縁膜32と、ゲート絶縁膜32によって半導体基板10から絶縁されているゲート電極34と、を有している。また、ゲート電極34は、層間絶縁膜によってソース電極24から絶縁されている。複数のトレンチゲート30の各々は、半導体基板10の上面10bに対して直交する方向(即ち、z方向である)から観測したときに(以下、「半導体基板10を平面視したときに」という)、この例ではy方向に沿って延びている。また、複数のトレンチゲート30の各々は、半導体基板10を平面視したときに、この例ではx方向に沿って相互に間隔を開けて配置されている。
半導体基板10は、n+型のドレイン領域12と、n型のドリフト領域14と、p型のボディ領域16と、n+型のソース領域18と、を有している。ドレイン領域12とドリフト領域14とボディ領域16とソース領域18は、半導体基板10の厚み方向に沿ってこの順で配置されている。これら半導体領域12,14,16,18の間に他の半導体領域が介在してもよい。
ドレイン領域12は、半導体基板10の下層部に配置されており、半導体基板10の下面10aに露出する位置に設けられている。ドレイン領域12は、半導体基板10の下面10aを被覆するドレイン電極22にオーミック接触している。
ドリフト領域14は、ドレイン領域12とボディ領域16の間に設けられており、ドレイン領域12とボディ領域16を隔てている。ドリフト領域14のn型不純物の濃度は、ドレイン領域12のn型不純物の濃度よりも低い。ドリフト領域14は、トレンチゲート30の底面及び側面の下部に接触している。
ボディ領域16は、ドリフト領域14とソース領域18の間に設けられており、ドリフト領域14とソース領域18を隔てている。ボディ領域16は、トレンチゲート30の側面に接している。ボディ領域16は、半導体基板10の上面に露出する位置に形成されているp型不純物の濃度が高いボディコンタクト領域(図示省略)を介してソース電極24に電気的に接続されている。
ソース領域18は、ボディ領域16上に設けられており、半導体基板10の上面10bに露出する位置に設けられている。ソース領域18は、半導体基板10の上面10bを被覆するソース電極24にオーミック接触している。
図3に示されるように、x方向に隣り合うトレンチゲート30に挟まれるボディ領域16は、半導体基板10を平面視したときに、y方向に沿って延びる幹部16Aと、幹部16Aから突出する複数の枝部16Bと、を有している。なお、図3では、ボディ領域16の断面レイアウトを示しているが、x方向に隣り合うトレンチゲート30に挟まれる他の半導体領域、即ち、ドリフト領域14の上端部及びソース領域18も同様の断面レイアウトを有している。したがって、x方向に隣り合うトレンチゲート30に挟まれる半導体基板10の一部が、幹部と枝部で構成されている。以下では、ボディ領域16を参照して幹部と枝部の形態について説明する。
ボディ領域16の幹部16Aは、この例ではyz平面に沿って延びる薄板状の形態を有している。ボディ領域16の幹部16Aの幅W1は、その幹部16Aに隣接する一対のトレンチゲート30が対向する方向、即ち、x方向に沿って計測される幅である。ボディ領域16の幹部16Aの幅W1は、特に限定されるものではないが、例えば200nm以下であってもよい。
ボディ領域16の複数の枝部16Bの各々は、幹部16Aの側面から突出しており、幹部16Aの上端から下端まで半導体基板10の厚み方向に延びた形態を有している。ここで、幹部16Aの側面とは、yz平面に平行な側面である。この例では、ボディ領域16の枝部16Bは、半導体基板10を平面視したときに、矩形状の形態を有している。この形態は一例であり、ボディ領域16の枝部16Bは、様々な形態で幹部16Aの側面から突出することができる。ボディ領域16の枝部16Bの幅W2は、幹部16Aの長手方向、即ち、y方向に沿って計測される幅である。ボディ領域16の枝部16Bの幅W2は、特に限定されるものではないが、例えば200nm以下であってもよい。
この例では、ボディ領域16の幹部16Aの一方の側面に複数の枝部16Bが設けられており、ボディ領域16の幹部16Aの他方の側面にも複数の枝部16Bが設けられている。ボディ領域16の幹部16Aの各々の側面に設けられている複数の枝部16Bの各々は、幹部16Aの長手方向、即ち、y方向に沿って相互に間隔を開けて配置されている。この例では、複数の枝部16Bは、y方向に沿って周期的に配置されている。このように、ボディ領域16の側面では、複数の枝部16Bの各々が凸部を構成し、枝部16Bと枝部16Bの間に凹部が構成されている。ボディ領域16の複数の枝部16Bは、x方向に隣接するトレンチゲート30に侵入するように構成されている。したがって、ボディ領域16の枝部16Bを構成する側面はいずれもトレンチゲート30に接している。このように、ボディ領域16の側面とトレンチゲート30の側面が噛み合うように構成されている。
次に、半導体装置1の動作を説明する。ドレイン電極22に正電圧が印加され、ソース電極24が接地され、トレンチゲート30のゲート電極34にソース電極24よりも正となる閾値電圧以上の電圧が印加されていると、半導体装置1はオンである。このとき、ソース領域18とドリフト領域14を隔てるボディ領域16のうちトレンチゲート30の側面に対向する部分に反転層が形成される。ソース領域18から供給される電子は、その反転層を経由してドリフト領域14に達する。ドリフト領域14に達した電子は、縦方向に流れてドレイン領域12に流れる。これにより、ドレイン電極22とソース電極24が導通する。
ドレイン電極22に正電圧が印加され、ソース電極24が接地され、トレンチゲート30のゲート電極34が接地されていると、トレンチゲート30の側面には反転層が形成されず、半導体装置1はオフである。このように、半導体装置1は、スイッチング素子として動作することができる。
半導体装置1では、ボディ領域16の幹部16Aの幅W1が小さく構成されており、隣り合うトレンチゲート30の間の距離が短い。このため、半導体装置1では、チャネル面積が大きく確保されるので、チャネル抵抗が低減される。特に、半導体装置1では、ボディ領域16の幹部16Aの幅W1が200nm以下である。この場合、半導体装置1がオンしたときに、幹部16Aに対してx方向に隣接するトレンチゲート30の側面の各々に形成される反転層が繋がり、幹部16Aの全体がチャネルとなることができる。このため、半導体装置1は、極めて低いチャネル抵抗を有することができる。なお、ボディ領域16の幹部16Aの幅W1は、100nm以下であってもよく、さらに80nm以下であってもよい。ボディ領域16の幹部16Aの幅W1が小さいほど、チャネル抵抗を低下させることができる。
さらに、半導体装置1では、ボディ領域16の枝部16Bの幅W2も200nm以下である。このため、半導体装置1がオンしたときに、枝部16Bに対してy方向に隣接するトレンチゲート30の側面の各々に形成される反転層が繋がり、枝部16Bの全体がチャネルとなることができる。このため、半導体装置1は、極めて低いチャネル抵抗を有している。なお、ボディ領域16の枝部16Bの幅W2は、100nm以下であってもよく、さらに80nm以下であってもよい。ボディ領域16の枝部16Bの幅W2が小さいほど、チャネル抵抗を減少させることができる。
次に、半導体装置1の製造方法のうちの一部の工程について説明する。説明を省略する他の工程については、特に限定されるものではなく、既知の製造技術を含む様々な技術を利用することができる。
まず、図4に示されるように、ドレイン領域12とドリフト領域14とボディ領域16とソース領域18が半導体基板10の深さ方向に沿ってこの順で並んでいる半導体基板10を準備する(ステップS1)。この半導体基板10は、特に限定されるものではないが、例えば、エピタキシャル成長技術を利用してドレイン領域12の上面からn型層を結晶成長した後に、イオン注入技術を利用して半導体基板10の上面10bからn型層の一部にp型不純物イオン及びn型不純物イオンをイオン注入し、ボディ領域16とソース領域18を形成することで準備されてもよい。
次に、図4に示されるように、フォトリソグラフィー技術を利用して半導体基板10の上面10bにマスクをパターニングした後に、異方性ドライエッチング技術を利用してマスクの開口に露出する半導体基板10の上面10bからソース領域18とボディ領域16を貫通してドリフト領域14に達するトレンチTRを形成する(ステップS2)。特に限定されるものではないが、トレンチTRは先細りのテーパ状に形成され、テーパ角が87°~90°の範囲であってもよい。
図5に、トレンチTRが形成された後の半導体基板10の要部斜視図を示す。図5に示されるように、隣り合うトレンチTRに挟まれる半導体基板10の一部は、幹部16Aと枝部16Bで構成されている。枝部16Bは薄板状の幹部16Aの側面から突出するように形成されている。このため、枝部16Bは、幹部16Aを支えるように機能することができる。仮に枝部16Bが形成されていない場合、複数のトレンチTRを形成したときに、隣り合うトレンチTRに挟まれる半導体基板10の一部が薄板状に形成されるので、半導体基板10の一部のパターン倒壊が懸念される。一方、この製造方法では、トレンチ形成工程で複数のトレンチTRを形成したときに、枝部16Bが幹部16Aを支えるように機能することができるので、半導体基板10の一部のパターン倒壊が抑えられる。特に、ボディ領域16の幹部16Aの全体がチャネルとなるように、幹部16Aの幅W1(図3参照)が200nm以下になると、パターン倒壊の問題が顕在化してくる。なかでも、幹部16Aの幅W1が100nm以下、さらに80nm以下になると、パターン倒壊の問題が特に顕在化してくる。この製造方法は、このような場合に特に有用である。
次に、図4に示すように、トレンチTR内にトレンチゲート30を形成する(ステップS3)。具体的には、CVD技術を利用してトレンチTRの内面を含む半導体基板10の上面にゲート絶縁膜32を成膜する。次に、CVD技術を利用してポリシリコンのポリシリコン層を成膜した後に、ポリシリコン層をパターニングすることによりゲート電極34を形成する。これにより、トレンチゲート30が形成される。次に、ゲート電極34を覆うように層間絶縁膜をパターニングする。最後に、ドレイン電極22及びソース電極24を形成することで、図1~図3に示す半導体装置1が完成する。
以下、変形例の半導体装置について説明する。
図6に示す半導体装置2では、トレンチゲート30を間に置いてx方向に対向する一対のボディ領域16において、一方のボディ領域16の枝部16Bの一部が、他方のボディ領域16の枝部16Bの一部と対向するように構成されている。例えば、図3に示す半導体装置1では、一方のボディ領域16の枝部16Bの全体が、他方のボディ領域16の枝部16Bの全体と対向するように構成されていた。対向する一対のボディ領域16の枝部16Bで挟まれるトレンチゲート30は、狭窄部分となるので、ゲート抵抗を増加させる要因となる。図6に示す半導体装置2のように構成することにより、トレンチゲート30の狭窄部分が減少するので、ゲート抵抗の増加を抑えることができる。
図7に示す半導体装置3及び図8に示す半導体装置4ではいずれも、トレンチゲート30を間に置いてx方向に対向する一対のボディ領域16において、一方のボディ領域16の枝部16Bの全体が、他方のボディ領域16の枝部16Bと枝部16Bの間の幹部16Aに対向するように構成されている。図7に示す半導体装置3では、x方向に隣り合う一対のボディ領域16の各々のレイアウトが一致しており、図8に示す半導体装置4では、x方向に隣り合う一対のボディ領域16の各々のレイアウトがy方向に位置ズレしている。図7に示す半導体装置3及び図8に示す半導体装置4ではいずれも、トレンチゲート30の狭窄部分が実質的に存在しないので、ゲート抵抗の増加を抑えることができる。
図9に示す半導体装置5では、ボディ領域16の枝部16Bが、半導体基板10を平面視したときに、三角形状の形態を有している。この場合も他の実施形態と同様に、製造工程中のパターン倒壊を抑えることができる。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
(特徴1)
半導体装置であって、
第1主面と第2主面を有する半導体基板であって、第1導電型の第1半導体領域と第2導電型の第2半導体領域と第1導電型の第3半導体領域が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第3半導体領域が前記第1主面に露出する位置に設けられている、半導体基板と、
前記半導体基板の前記第1主面から前記第3半導体領域及び前記第2半導体領域を超えて前記第1半導体領域に達するように設けられている複数のトレンチゲートと、を備えており、
前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第1方向に沿って相互に間隔を開けて配置されており、
前記第1方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第1方向に直交する第2方向に沿って延びる幹部と、前記幹部から突出する枝部と、を有している、半導体装置。
(特徴2)
前記第1方向における前記幹部のうちの前記第2半導体領域の幅は、前記半導体装置がオンしたときに前記幹部のうちの前記第2半導体領域の全体がチャネルとなる範囲である、特徴1に記載の半導体装置。
(特徴3)
前記第1方向における前記幹部のうちの前記第2半導体領域の幅は、200nm以下である、特徴2に記載の半導体装置。
(特徴4)
前記第2方向における前記枝部のうちの前記第2半導体領域の幅は、前記半導体装置がオンしたときに前記枝部のうちの前記第2半導体領域の全体がチャネルとなる範囲である、特徴1~3のいずれかに記載の半導体装置。
(特徴5)
前記第2方向における前記枝部のうちの前記第2半導体領域の幅は、200nm以下である、特徴4に記載の半導体装置。
(特徴6)
前記トレンチゲートを間に置いて対向する一対の前記第2半導体領域の間では、一方の前記枝部が、前記第1方向において他方の前記枝部と前記枝部の間の前記幹部に対向する、特徴1~5のいずれかに記載の半導体装置。
(特徴7)
半導体装置の製造方法であって、
第1主面と第2主面を有する半導体基板の前記第1主面に複数のトレンチを形成するトレンチ形成工程であって、第1導電型の第1半導体領域と第2導電型の第2半導体領域と第1導電型の第3半導体領域が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第3半導体領域が前記第1主面に露出する位置に設けられており、前記複数のトレンチの各々が前記半導体基板の前記第1主面から前記第3半導体領域及び前記第2半導体領域を超えて前記第1半導体領域に達するように形成される、トレンチ形成工程と、
前記複数のトレンチの各々にトレンチゲートを形成する工程と、を備えており、
前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第1方向に沿って相互に間隔を開けて配置されており、
前記第1方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第1方向に直交する第2方向に沿って延びる幹部と、前記幹部から突出する枝部と、を有している、半導体装置の製造方法。
(特徴8)
前記第1方向における前記幹部のうちの前記第2半導体領域の幅は、前記半導体装置がオンしたときに前記幹部のうちの前記第2半導体領域の全体がチャネルとなる範囲である、特徴7に記載の半導体装置の製造方法。
(特徴9)
前記第2方向における前記枝部のうちの前記第2半導体領域の幅は、前記半導体装置がオンしたときに前記枝部のうちの前記第2半導体領域の全体がチャネルとなる範囲である、特徴7又は8に記載の半導体装置の製造方法。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1,2,3,4,5:半導体装置、 10:半導体基板、 12:ドレイン領域、 14:ドリフト領域、 16:ボディ領域、 16A:幹部、 16B:枝部、 18:ソース領域、 22:ドレイン電極、 24:ソース電極、 30:トレンチゲート

Claims (9)

  1. 半導体装置(1,2,3,4,5)であって、
    第1主面(10b)と第2主面(10a)を有する半導体基板(10)であって、第1導電型の第1半導体領域(14)と第2導電型の第2半導体領域(16)と第1導電型の第3半導体領域(18)が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第3半導体領域が前記第1主面に露出する位置に設けられている、半導体基板と、
    前記半導体基板の前記第1主面から前記第3半導体領域及び前記第2半導体領域を超えて前記第1半導体領域に達するように設けられている複数のトレンチゲート(30)と、を備えており、
    前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第1方向に沿って相互に間隔を開けて配置されており、
    前記第1方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第1方向に直交する第2方向に沿って延びる幹部(16A)と、前記幹部から突出する枝部(16B)と、を有している、半導体装置。
  2. 前記第1方向における前記幹部のうちの前記第2半導体領域の幅は、前記半導体装置がオンしたときに前記幹部のうちの前記第2半導体領域の全体がチャネルとなる範囲である、請求項1に記載の半導体装置。
  3. 前記第1方向における前記幹部のうちの前記第2半導体領域の幅は、200nm以下である、請求項2に記載の半導体装置。
  4. 前記第2方向における前記枝部のうちの前記第2半導体領域の幅は、前記半導体装置がオンしたときに前記枝部のうちの前記第2半導体領域の全体がチャネルとなる範囲である、請求項1に記載の半導体装置。
  5. 前記第2方向における前記枝部のうちの前記第2半導体領域の幅は、200nm以下である、請求項4に記載の半導体装置。
  6. 前記トレンチゲートを間に置いて対向する一対の前記第2半導体領域の間では、一方の前記枝部が、前記第1方向において他方の前記枝部と前記枝部の間の前記幹部に対向する、請求項1~5のいずれか一項に記載の半導体装置。
  7. 半導体装置(1,2,3,4,5)の製造方法であって、
    第1主面(10b)と第2主面(10a)を有する半導体基板(10)の前記第1主面に複数のトレンチ(TR)を形成するトレンチ形成工程であって、第1導電型の第1半導体領域(14)と第2導電型の第2半導体領域(16)と第1導電型の第3半導体領域(18)が前記半導体基板の厚み方向に沿ってこの順で配置されており、前記第3半導体領域が前記第1主面に露出する位置に設けられており、前記複数のトレンチの各々が前記半導体基板の前記第1主面から前記第3半導体領域及び前記第2半導体領域を超えて前記第1半導体領域に達するように形成される、トレンチ形成工程と、
    前記複数のトレンチの各々にトレンチゲート(30)を形成する工程と、を備えており、
    前記複数のトレンチゲートの各々は、前記半導体基板を平面視したときに、第1方向に沿って相互に間隔を開けて配置されており、
    前記第1方向に隣り合うトレンチゲートに挟まれる前記半導体基板の一部は、前記半導体基板を平面視したときに、前記第1方向に直交する第2方向に沿って延びる幹部と、前記幹部から突出する枝部と、を有している、半導体装置の製造方法。
  8. 前記第1方向における前記幹部のうちの前記第2半導体領域の幅は、前記半導体装置がオンしたときに前記幹部のうちの前記第2半導体領域の全体がチャネルとなる範囲である、請求項7に記載の半導体装置の製造方法。
  9. 前記第2方向における前記枝部のうちの前記第2半導体領域の幅は、前記半導体装置がオンしたときに前記枝部のうちの前記第2半導体領域の全体がチャネルとなる範囲である、請求項7又は8に記載の半導体装置の製造方法。
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