JP2004253576A

JP2004253576A - 半導体装置の製造方法

Info

Publication number: JP2004253576A
Application number: JP2003041840A
Authority: JP
Inventors: Kunio Mochizuki; 邦雄望月; Masanobu Iwatani; 将伸岩谷; Setsuko Wakimoto; 節子脇本; Hiroyuki Tanaka; 裕之田中; Naoto Fujishima; 直人藤島
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-02-19
Filing date: 2003-02-19
Publication date: 2004-09-09

Abstract

【課題】半導体装置の製造方法において、半導体層にトレンチ等の凹部を形成した後に、等方性ドライエッチングをおこなうことにより、凹部の側面と底面との境界となる角部を丸めること。
【解決手段】半導体層の表面層に、異方性エッチングによりトレンチ等を形成した後、半導体層を５０〜１５０℃の温度に保持した状態で、半導体層と反応して露出面に保護膜を堆積するための、ＣＦ_４ガスおよびＯ_２ガスを含む混合ガスを用いて、等方性ドライエッチングをおこなう。これによって、エッチング中に、トレンチ等の凹部の終端部では、その側面と底面との境界となる角部に堆積する保護膜の量が減り、エッチングガス中の化学種のラジカルによって等方性エッチングが促進される。
【選択図】なし

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に半導体層に形成したトレンチの終端部におけるトレンチの側面と底面との境界となる角部を丸める技術に関する。
【０００２】
【従来の技術】
従来より、トレンチ構造を有する半導体装置として、トレンチの内側にゲート酸化膜を形成し、その内側にゲート電極となるポリシリコンを形成し、さらにその内側を層間絶縁膜を介してドレイン電極（またはソース電極）となるポリシリコンで埋め、ドレインコンタクト（またはソースコンタクト）をトレンチ底部に設けた構造のトレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）が公知である。また、トレンチの側面および底面に沿ってゲート酸化膜を形成し、さらにその内側をゲート電極となるポリシリコンで埋めた構造のＭＯＳＦＥＴ（以下、トレンチＭＯＳＦＥＴとする）が公知である。これらの半導体装置の製造時には、異方性エッチングによりトレンチを形成した後、ゲート酸化をおこなう前に、トレンチの側面と底面との境界となる角部（以下、単に角部またはトレンチ角部とする）を丸める必要がある。
【０００３】
その理由は、トレンチ角部を丸めずに角張ったままゲート酸化膜を形成してしまうと、このデバイスの使用時に、その角張った部分に電界が集中し、ゲート破壊を起こすことがあるからである。特に、耐圧が数十Ｖ以上のパワーＭＯＳＦＥＴ等では、トレンチ角部への電界集中が顕著であるため、角部の丸め処理は必須である。ＭＯＳＦＥＴに限らず、トレンチ構造を有する半導体装置では、トレンチ角部の丸め処理をおこなうのが好ましい。
【０００４】
トレンチ角部を丸めるにあたっては、ケミカルドライエッチングと呼ばれる等方性ドライエッチングが公知である（特許文献１、特許文献２、非特許文献１参照）。ケミカルドライエッチングによりトレンチ角部が丸まるメカニズムについて図４〜図６を参照しながら簡単に説明する。図４は、Ｓｉ半導体層１にトレンチ２を形成した直後のトレンチ付近の状態を示す断面図であり、同図に示すように、トレンチ角部３は角張っている。
【０００５】
この状態で、フッ素を含むガスとＯ_２ガスとの混合ガスを用いてケミカルドライエッチングをおこなうと、フッ素ラジカルがＳｉをエッチングする。それと同時に、エッチング生成物であるＳｉＦ_４と酸素分子もしくは酸素ラジカルとの反応が起こる。この反応により、露出面に、エッチングの進行を阻害する保護膜が堆積する。
【０００６】
図５は、ケミカルドライエッチング処理中のトレンチ付近の状態を示す断面図であり、同図に示すように、保護膜４は、平坦部５よりも平衡蒸気圧が低いトレンチ角部３により多く堆積する。それによって、保護膜４によるエッチング阻害効果は、トレンチ角部３において平坦部５よりも大きくなる。つまり、トレンチ角部３では、平坦部５と比べて、エッチングされる量が少ない。したがって、図６に示すように、トレンチ角部３が丸みを帯びることになる。
【０００７】
このように保護膜４を堆積しながらエッチングが進行するので、丸め処理中は、保護膜４の堆積を妨げない温度に基板を保つ必要がある。特許文献２には、基板温度が２５℃よりも高温になると丸め処理の効率が悪くなることが示唆されている。
【０００８】
【特許文献１】
特許第２６３５６０７号公報
【特許文献２】
特許第２８０４０３７号公報
【非特許文献１】
徳山巍編著、「集積回路プロセス技術シリーズ半導体ドライエッチング技術」、産業図書株式会社、平成１０年６月３０日、ｐ．１２８−１３０
【０００９】
【発明が解決しようとする課題】
しかしながら、実際には、基板温度を２５℃程度にしてケミカルドライエッチングをおこなうと、つぎのような不具合があることがわかった。すなわち、図７に示すように、平面形状が細長い矩形状に形成されたトレンチ２の長手方向の終端部でも、トレンチ形成直後のトレンチ角部６は角張った形状となる。しかし、トレンチ終端部の角部６では、図４〜図６に示すトレンチの短手方向の角部３よりも平衡蒸気圧が低いので、図８に示すように、保護膜４の堆積量が多くなり過ぎ、エッチングがほとんど進まない。そのため、丸め処理をおこなった後でも、トレンチ終端部の角部６では、トレンチ形成直後の角張った形状がほぼそのまま残ってしまい、ゲート耐圧の低下を招く。
【００１０】
さらに、高アスペクト（アスペクト比（トレンチの幅に対するトレンチ深さの比）が１０以上）トレンチにおいては、トレンチ底部に発生した保護膜４がトレンチ上部から排気しにくくなり、排気される前に被エッチング面に吸着してしまう。図９に示すように、トレンチ底部に堆積される保護膜４の量が多くなると、トレンチ底部のエッチングが進まない。よって、丸め処理をおこなった後でも、トレンチ底部では、トレンチ形成直後の角張った形状がほぼそのまま残ってしまい、ゲート耐圧の低下を招く。
【００１１】
本発明は、上記問題点に鑑みてなされたものであって、半導体層にトレンチ等の凹部を形成した後に、等方性ドライエッチングをおこなうことにより、凹部の側面と底面との境界となる角部を丸めることができる半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、半導体層の表面層に凹部を形成するための異方性エッチングをおこなう工程と、少なくとも、前記半導体層を等方性エッチングするための第１のガス、および前記半導体層と反応して露出面に保護膜を堆積するための第２のガスを含む混合ガスを用いて、前記半導体層を５０℃以上の温度に保持しながら等方性ドライエッチングをおこなう工程と、を含むことを特徴とする。
【００１３】
この発明において、前記半導体層を１５０℃以下の温度に保持しながら等方性ドライエッチングをおこなう構成としてもよい。また、前記第１のガスはフッ素を含み、前記第２のガスは酸素を含む構成としてもよい。また、前記半導体層をプラズマにさらさずに等方性ドライエッチングをおこなう構成としてもよい。また、前記半導体層は、Ｓｉ、ＳｉＣ、ＧａＡｓもしくはＧａＮよりなる基板、またはそれらを主成分とするエピタキシャル成長膜で構成されていてもよい。
【００１４】
この発明によれば、エッチング対象である半導体層を５０℃以上の温度に保持して等方性ドライエッチングをおこなうことにより、エッチング中に、トレンチ等の凹部の終端部では、その側面と底面との境界となる角部に堆積する保護膜の量が減る。また、エッチングガス中の化学種のラジカルによって等方性エッチングが促進される。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。まず、本発明方法を適用して製造することができる半導体装置の一例としてＴＬＰＭを挙げ、その構造について説明する。図１は、ＴＬＰＭの一例を示す断面図である。図１に示すように、半導体層であるｐ型シリコン基板１１に第１のトレンチ１２が形成されており、その第１のトレンチ１２の中央に、凹部として第１のトレンチ１２よりも狭く深い第２のトレンチ１３が形成されている。
【００１６】
第１のトレンチ１２の内周面に沿って厚い酸化膜１４が形成されている。また、第２のトレンチ１３の内周面に沿ってゲート酸化膜１５が形成されている。厚い酸化膜１４およびゲート酸化膜１５の内側にはゲートポリシリコン１６が形成されている。ゲートポリシリコン１６の内側には酸化膜１７を介してソースポリシリコン１８が基板表面から第２のトレンチ１３の底まで貫通して形成されている。第２のトレンチ１３の底にはソースポリシリコン１８と電気的に接続するｎ型ソース領域１９が形成されている。このｎ型ソース領域１９はｐベース領域２０により囲まれている。
【００１７】
また、基板表面における第１のトレンチ１２の外周にはｎ型ドレイン領域２１が形成されている。一方、ｎ型ドレイン領域２１とｐベース領域２０との間において、第１のトレンチ１２および第２のトレンチ１３に沿って縦方向（深さ方向）にｎ型拡張ドレイン領域２２が形成されている。このｎ型拡張ドレイン領域２２はｐボディ領域２３により囲まれている。基板表面には層間絶縁膜２４が積層され、その上に、ソースポリシリコン１８と電気的に接続するソース電極２５が形成されている。また、層間絶縁膜２４上には、層間絶縁膜２４を貫通してｎ型ドレイン領域２１とコンタクト領域２６を介して電気的に接続するドレイン電極２７が形成されている。
【００１８】
図１に示す構成のＴＬＰＭの製造プロセスについて説明する。まず、ｐ型シリコン基板１１に所望のパターンの第１のトレンチ１２を形成し、その周囲に、イオン注入法により、ｐボディ領域２３およびｎ型拡張ドレイン領域２２を形成する。ついで、厚い酸化膜１４を形成し、異方性エッチングにより第２のトレンチ１３を形成する。
【００１９】
そして、基板を５０〜１５０℃の温度に保持しながら、ＣＦ_４およびＯ_２の混合ガスを用いて、等方性ドライエッチングをおこなう。ガス流量やチャンバー内圧力やパワーなどのエッチング条件は、適宜選択される。また、エッチング中にエッチング対象である半導体層をプラズマにさらすか否かは、半導体層の材質やエッチング条件等に応じて、適宜選択される。その後、本発明の要旨ではないので説明を省略するが、ゲート酸化膜１５、ゲートポリシリコン１６、ｎ型ソース領域１９、ｐベース領域２０、ｎ型ドレイン領域２１、ソースポリシリコン１８、ソース電極２５およびドレイン電極２７等を形成し、図１に示すＴＬＰＭが完成する。
【００２０】
つぎに、トレンチＭＯＳＦＥＴについて説明する。図２は、トレンチＭＯＳＦＥＴの一例を示す断面図である。図２に示すように、凹部となるトレンチ３１は、基板表面層の半導体層であるｎ型ソース領域３２およびその下のｐ型チャネル領域３３を貫通して、ｎ型ドリフト層３４に達するように形成されている。ゲート酸化膜３５は、トレンチ３１の側壁および底部に沿って形成されており、その内側は、ゲートポリシリコン３６により埋められている。
【００２１】
ソース電極３７は、基板表面上に形成されており、ｎ型ソース領域３２に接触している。ソース電極３７とゲートポリシリコン３６とは、層間絶縁膜３８により絶縁されている。基板裏面には、ドレイン電極３９が形成されており、ドレイン電極３９とｎ型ドリフト層３４との間はｎ型ドレイン層４０となっている。
【００２２】
図２に示す構成のトレンチＭＯＳＦＥＴを作製するにあたっては、異方性エッチングにより半導体基板にトレンチ３１を形成した後に、基板を５０〜１５０℃の温度に保持しながら、等方性ドライエッチングをおこなう。エッチング条件やプラズマにさらすか否かなどについては、ＴＬＰＭの場合と同様である。その後、本発明の要旨ではないので説明を省略するが、ゲート酸化膜３５を形成し、ゲート構造、ソース構造およびドレイン構造を形成し、図２に示すトレンチＭＯＳＦＥＴが完成する。
【００２３】
つぎに、トレンチＩＧＢＴについて説明する。トレンチＩＧＢＴとは、半導体基板に形成されたトレンチ内に、ゲート絶縁膜を介してゲートポリシリコンが埋め込まれた構造を有する絶縁ゲート型バイポーラトランジスタのことである。
【００２４】
図３は、トレンチＩＧＢＴの一例を示す断面図である。図３に示すように、凹部となるトレンチ５１は、基板表面層の半導体層であるｎ型エミッタ領域５２およびその下のｐ型ベース領域５３を貫通して、ｎ型ドリフト層５４に達するように形成されている。ゲート酸化膜５５は、トレンチ５１の側壁および底部に沿って形成されており、その内側は、ゲートポリシリコン５６により埋められている。
【００２５】
エミッタ電極５７は、基板表面上に形成されており、ｎ型エミッタ領域５２に接触している。エミッタ電極５７とゲートポリシリコン５６とは、層間絶縁膜５８により絶縁されている。基板裏面には、コレクタ電極５９が形成されており、コレクタ電極５９とｎ型ドリフト層５４との間はｐ型コレクタ層６０となっている。
【００２６】
図３に示す構成のトレンチＩＧＢＴを作製するにあたっては、異方性エッチングにより半導体基板にトレンチ５１を形成した後に、基板を５０〜１５０℃の温度に保持しながら、等方性ドライエッチングをおこなう。エッチング条件やプラズマにさらすか否かなどについては、ＴＬＰＭの場合と同様である。その後、本発明の要旨ではないので説明を省略するが、ゲート酸化膜５５を形成し、ゲート構造、エミッタ構造およびコレクタ構造を形成し、図３に示すトレンチＩＧＢＴが完成する。
【００２７】
上述した実施の形態によれば、半導体基板を５０〜１５０℃の温度に保持して等方性ドライエッチングをおこなうことにより、エッチング中に、トレンチ１３，３１，５１の終端部では、その側面と底面との境界となる角部に堆積する保護膜の量が減る。また、フッ素ラジカルによって等方性エッチングが促進されるので、トレンチ１３，３１，５１の終端部の角部を丸めることができる。
【００２８】
また、トレンチが高アスペクトトレンチである場合においても、その側面に堆積する保護膜の量が減り、フッ素ラジカルによって等方性エッチングが促進されるので、トレンチの側面と底面の境界となる角部を丸めることができる。
【００２９】
以上において本発明は、上述した実施の形態に限らず、等方性ドライエッチング時の半導体層の温度が５０〜１５０℃であれば、その他のエッチング条件を適宜選択することができる。また、本発明方法は、Ｓｉ以外にも、ＳｉＣ、ＧａＡｓまたはＧａＮなどの半導体材料においても有効である。また、上述した構成のＴＬＰＭ、トレンチＭＯＳＦＥＴまたはトレンチＩＧＢＴを製造する方法に限らず、半導体層に凹部を形成するプロセスを含む製造方法に適用可能である。また、半導体基板にトレンチ等の凹部を形成する場合に限らず、エピタキシャルウエハを用いる場合に、そのエピタキシャル成長層に凹部を形成する場合にも有効である。
【００３０】
【実施例】
実施例１．
本発明方法を適用して図１に示す構成のＴＬＰＭを作製し、ゲート耐圧試験をおこなった。そして、ゲート耐圧試験において７５Ｖ以下で破壊した素子について、ＯＢＩＣ（ＯｐｔｉｃａｌＢｅａｍＩｎｄｕｃｅｄＣｕｒｒｅｎｔ）法により、破壊箇所を調べた。等方性ドライエッチング時には、基板温度を５０℃、７５℃、１００℃および１２５℃とし、ＣＦ_４およびＯ_２の流量をともに１００ｓｃｃｍとし、圧力を３０Ｐａとし、パワーを５００Ｗとした。また、プラズマにはさらさなかった。そして、各基板温度について１０００素子ずつ作製し、試験をおこなった。また、比較のため、従来同様、等方性ドライエッチング時の基板温度を２５℃としたものについても、同様の試験をおこなった。
【００３１】
基板温度が５０℃の場合には、１２個の素子が７５Ｖ以下で破壊し、そのうちトレンチ終端部で破壊した素子は７個であった。基板温度が７５℃の場合には、６個の素子が７５Ｖ以下で破壊し、そのうちトレンチ終端部で破壊した素子は２個であった。基板温度が１００℃の場合には、７個の素子が７５Ｖ以下で破壊し、そのうちトレンチ終端部で破壊した素子は３個であった。基板温度が１２５℃の場合には、５個の素子が７５Ｖ以下で破壊し、そのうちトレンチ終端部で破壊した素子は１個であった。それに対して、基板温度が２５℃の場合（従来例）には、７８個の素子が７５Ｖ以下で破壊し、そのうちトレンチ終端部で破壊した素子は６５個であった。
【００３２】
この結果から、等方性ドライエッチング時に基板温度を５０℃以上にすることによって、トレンチ終端部での破壊が著しく減少することが確認された。ただし、本発明者らが実験した結果、等方性ドライエッチング時の基板温度が１５０℃を超えると、シリコンの表面ラフネスが大きくなってしまうことがわかった。したがって、等方性ドライエッチング時に基板温度は、５０℃以上１５０℃以下であるのが適当である。この温度範囲であれば、トレンチの終端部以外の角部（図６に示すトレンチの短手方向の角部３）も丸められていることが、断面ＳＥＭの観察により確認された。
【００３３】
実施例２．
つぎに、５０℃および７５℃の各基板温度について、等方性ドライエッチング時のＣＦ_４ガスとＯ_２ガスとの流量比を変化させて、それぞれ１０００素子ずつ作製し、上記実施例１と同様の試験をおこなった。流量比は、ＣＦ_４ガス５０ｓｃｃｍに対してＯ_２ガス１５０ｓｃｃｍ（これを第１の流量比とする）と、ＣＦ_４ガス１００ｓｃｃｍに対してＯ_２ガス１００ｓｃｃｍ（これを第２の流量比とする）と、ＣＦ_４ガス１５０ｓｃｃｍに対してＯ_２ガス５０ｓｃｃｍ（これを第３の流量比とする）とした。圧力およびパワーは、実施例１と同じであり、プラズマにはさらさなかった。また、比較のため、同じ流量比で、等方性ドライエッチング時の基板温度を２５℃としたものについても、同様の試験をおこなった。
【００３４】
第１の流量比の場合、基板温度が５０℃では、８個の素子が７５Ｖ以下で破壊し、そのうち６個がトレンチ終端部で破壊しており、基板温度が７５℃では、５個の素子が７５Ｖ以下で破壊し、そのうち３個がトレンチ終端部で破壊していた。第２の流量比の場合、基板温度が５０℃では、７個の素子が７５Ｖ以下で破壊し、そのうち３個がトレンチ終端部で破壊しており、基板温度が７５℃では、６個の素子が７５Ｖ以下で破壊し、そのうち２個がトレンチ終端部で破壊していた。
【００３５】
第３の流量比の場合、基板温度が５０℃では、５個の素子が７５Ｖ以下で破壊し、そのうち３個がトレンチ終端部で破壊しており、基板温度が７５℃では、５個の素子が７５Ｖ以下で破壊し、そのうち２個がトレンチ終端部で破壊していた。それに対して、基板温度を２５℃（従来例）にすると、第１の流量比では、８６個の素子が７５Ｖ以下で破壊し、そのうち７４個がトレンチ終端部で破壊していた。また、第２の流量比では、７８個の素子が７５Ｖ以下で破壊し、そのうち６５個がトレンチ終端部で破壊し、第３の流量比では、７２個の素子が７５Ｖ以下で破壊し、そのうち６７個がトレンチ終端部で破壊していた。
【００３６】
この結果から、ＣＦ_４ガスとＯ_２ガスとの流量比を変化させても、等方性ドライエッチング時に基板温度を５０℃以上にすることによって、トレンチ終端部での破壊が著しく減少することが確認された。また、いずれの流量比でも、トレンチの終端部以外の角部も丸められていることが、断面ＳＥＭの観察により確認された。
【００３７】
実施例３．
本発明方法を適用して図２に示す構成のトレンチＭＯＳＦＥＴを作製し、上記実施例１と同様の試験をおこなった。トレンチの幅は１μｍ、深さは５μｍとした。等方性ドライエッチング時の基板温度を５０℃および７５℃とした。ＣＦ_４の流量、Ｏ_２の流量、圧力およびパワーは、実施例１と同じであり、プラズマにはさらさなかった。そして、各基板温度について１０００素子ずつ作製し、試験をおこなった。また、比較のため、等方性ドライエッチング時の基板温度を２５℃としたものについても、同様の試験をおこなった。
【００３８】
基板温度が５０℃の場合には、３個の素子が６０Ｖ以下で破壊したが、トレンチ終端部で破壊した素子はゼロあった。基板温度が７５℃の場合には、２個の素子が６０Ｖ以下で破壊したが、トレンチ終端部で破壊した素子はゼロあった。それに対して、基板温度が２５℃の場合（従来例）には、６０Ｖ以下で１５個の素子が破壊し、そのうちの１３個の素子がトレンチ終端部で破壊していた。
【００３９】
この結果から、トレンチＭＯＳＦＥＴの場合にも、ＴＬＰＭと同様に、等方性ドライエッチング時に基板温度を５０℃以上にすることによって、トレンチ終端部での破壊が減少し、その数が実施例３のエッチング条件ではゼロになることが確認された。また、基板温度が５０℃以上の場合でも、トレンチの終端部以外の角部も丸められていることが、断面ＳＥＭの観察により確認された。
【００４０】
つづいて、実施例３で作製したトレンチＭＯＳＦＥＴのトレンチを幅１μｍ、深さ２０μｍに変更し、実施例１と同様の試験をおこなった。等方性ドライエッチング時の基板温度を７５℃とした。ＣＦ_４の流量、Ｏ_２の流量、圧力およびパワーは、実施例１と同じであり、プラズマはさらさなかった。そして、１００個の素子において試験をおこなった。また、比較のため、等方性ドライエッチング時の基板温度を２５℃としたものについても、同様の試験をおこなった。
【００４１】
基板温度が７５℃の場合には、２個の素子において６０Ｖ以下で破壊し、基板温度が２５℃の場合（従来例）には、６０Ｖ以下で全ての箇所で破壊した。破壊した素子をＦＩＢ（ｆｏｃｕｓｅｄｉｏｎｂｅａｍ）装置にて観察をおこなったところ、全ての素子でトレンチの側面と底面との境界となる角部が丸まっていなかった。それに対して、基板温度７５℃の場合で破壊しなかった素子をＦＩＢ装置で観察したところ、全ての素子で角部が丸められていることが確認された。よって、高アスペクトトレンチの場合にも、等方性ドライエッチング時に基板温度を５０℃以上にすることによって、角部を丸めることができる。
【００４２】
さらに、Ｓｉ基板に幅１μｍ、深さ５０μｍのトレンチを形成し、その後、等方性ドライエッチングによりエッチングをおこなった。エッチング条件としては、基板温度を５０℃、７５℃および１００℃とし、ＣＦ_４の流量、Ｏ_２の流量、圧力およびパワーは、実施例１と同じとし、プラズマにはさらさずにおこなった。各基板温度について１００個の素子に対しておこなった。比較のため、基板温度を２５℃とした場合についても同様におこなった。
【００４３】
等方性ドライエッチング後のトレンチ底面を断面ＳＥＭで観察したところ、基板温度を５０℃以上とした場合はダメージ除去がおこなわれ、角部が丸くなっていることが確認されたが、基板温度が２５℃の場合は、トレンチ底面に堆積物がたまり、角部が丸くなっていなかった。この結果より、アスペクト比が５０のトレンチにおいても、等方性ドライエッチング時に基板温度を５０℃以上にすることによって、丸め処理をおこなうことができる。
【００４４】
実施例４．
本発明方法を適用して図３に示す構成のトレンチＩＧＢＴを、実施例３と同じ条件で作製し、実施例３と同じ試験をおこなった。トレンチの幅は１μｍ、深さは５μｍとした。基板温度が５０℃の場合には、４個の素子が６０Ｖ以下で破壊したが、トレンチ終端部で破壊した素子はゼロあった。基板温度が７５℃の場合には、３個の素子が６０Ｖ以下で破壊し、そのうち１個の素子がトレンチ終端部で破壊していた。それに対して、基板温度が２５℃の場合（従来例）には、６０Ｖ以下で１７個の素子が破壊し、そのうちの１２個の素子がトレンチ終端部で破壊していた。
【００４５】
この結果から、トレンチＩＧＢＴの場合にも、ＴＬＰＭと同様に、等方性ドライエッチング時に基板温度を５０℃以上にすることによって、トレンチ終端部での破壊が減少し、その数が実施例４のエッチング条件ではほぼゼロになることが確認された。また、基板温度が５０℃以上の場合でも、トレンチの終端部以外の角部も丸められていることが、断面ＳＥＭの観察により確認された。
【００４６】
【発明の効果】
本発明によれば、エッチング対象である半導体層を５０℃以上の温度に保持して等方性ドライエッチングをおこなうことにより、エッチング中に、トレンチ等の凹部では、その側面と底面との境界となる角部に堆積する保護膜の量が減り、また、エッチングガス中の化学種のラジカルによって等方性エッチングが促進されるので、凹部の側面と底面との境界となる角部を丸めることができる。
【図面の簡単な説明】
【図１】本発明方法により製造されるＴＬＰＭの一例を示す断面図である。
【図２】本発明方法により製造されるトレンチＭＯＳＦＥＴの一例を示す断面図である。
【図３】本発明方法により製造されるトレンチＩＧＢＴの一例を示す断面図である。
【図４】トレンチ形成直後のトレンチ付近の状態を示す断面図である。
【図５】ケミカルドライエッチング処理中のトレンチ付近の状態を示す断面図である。
【図６】ケミカルドライエッチング処理後のトレンチ付近の状態を示す断面図である。
【図７】トレンチ形成直後のトレンチ終端部付近の状態を示す断面図である。
【図８】ケミカルドライエッチング処理中のトレンチ終端部付近の状態を示す断面図である。
【図９】ケミカルドライエッチング処理中のトレンチ付近の状態を示す断面図である。
【符号の説明】
１１，３２，５２半導体層
１３，３１，５１凹部（トレンチ）

Claims

半導体層の表面層に凹部を形成するための異方性エッチングをおこなう工程と、
少なくとも、前記半導体層を等方性エッチングするための第１のガス、および前記半導体層と反応して露出面に保護膜を堆積するための第２のガスを含む混合ガスを用いて、前記半導体層を５０℃以上の温度に保持しながら等方性ドライエッチングをおこなう工程と、
を含むことを特徴とする半導体装置の製造方法。
前記トレンチのアスペクト比が１０以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記半導体層を１５０℃以下の温度に保持しながら等方性ドライエッチングをおこなうことを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記第１のガスは、フッ素を含むことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
前記第２のガスは、酸素を含むことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
前記半導体層をプラズマにさらさずに等方性ドライエッチングをおこなうことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
前記半導体層は、Ｓｉ基板またはＳｉを主成分とするエピタキシャル成長膜でできていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
前記半導体層は、ＳｉＣ基板またはＳｉＣを主成分とするエピタキシャル成長膜でできていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
前記半導体層は、ＧａＡｓ基板またはＧａＡｓを主成分とするエピタキシャル成長膜でできていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
前記半導体層は、ＧａＮ基板またはＧａＮを主成分とするエピタキシャル成長膜でできていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。