CN108242399A - 开关元件的制造方法 - Google Patents

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Abstract

本发明提供一种开关元件的制造方法，包括如下工序：在第一n型半导体层向表面露出的GaN半导体基板的所述表面形成凹部；使p型的体层在所述凹部内和所述GaN半导体基板的所述表面生长；将所述体层的表层部除去，使所述第一n型半导体层向所述GaN半导体基板的所述表面露出并且使所述体层残留在所述凹部内；形成通过所述体层而从所述第一n型半导体层分离并且向所述GaN半导体基板的所述表面露出的第二n型半导体层；及形成隔着绝缘膜与所述体层对向的栅电极。

Description

开关元件的制造方法
技术领域
本公开涉及开关元件的制造方法。
背景技术
日本特开2009-147381公开了通过向SiC半导体基板注入p型杂质离子和n型杂质离子来形成开关元件的技术。当向SiC半导体基板注入杂质离子时，会在SiC半导体基板的内部形成晶体缺陷。然而，之后通过对SiC半导体基板进行退火，能够使在SiC半导体基板的内部形成的晶体缺陷消失而使SiC半导体基板的晶体性恢复。
发明内容
开发出了使用GaN半导体基板来制造开关元件的技术。在GaN半导体基板中，难以通过退火使存在于p型半导体层的内部的晶体缺陷消失，难以使所述GaN半导体基板的晶体性恢复。因此，当如日本特开2009-147381那样通过离子注入来形成p型半导体层时，难以使通过离子注入而形成于p型半导体层的晶体缺陷恢复。
具有p型的体层(形成沟道的半导体层)的开关元件的接通电阻根据体层的晶体缺陷密度而大幅变化。当体层的晶体缺陷密度高时，开关元件的接通电阻升高，在开关元件中容易产生损失。
当通过离子注入在GaN半导体基板形成体层时，体层的晶体缺陷密度会进一步升高。而且，这种情况下，难以使体层的晶体性恢复。因此，当通过离子注入在GaN半导体基板形成体层时，开关元件的接通电阻有可能进一步升高。
本公开的方案的开关元件的制造方法包括如下步骤：在第一n型半导体层向表面露出的GaN半导体基板的所述表面形成凹部；使作为p型的GaN半导体层的体层在所述凹部内和所述GaN半导体基板的所述表面生长；将所述体层的表层部除去，使所述第一n型半导体层向所述GaN半导体基板的所述表面露出并且使所述体层残留在所述凹部内的步骤；在除去所述体层的所述表层部之后，在所述体层的分布区域内的一部分形成第二n型半导体层，该第二n型半导体层通过所述体层而从所述第一n型半导体层分离，并且向所述GaN半导体基板的所述表面露出；及在除去所述体层的所述表层部之后，在所述GaN半导体基板的所述表面的在所述第一n型半导体层与所述第二n型半导体层之间所述体层露出的范围内形成栅电极，该栅电极隔着绝缘膜与所述体层对向。
根据本公开的方案，对于第二n型半导体层的形成和栅电极的形成，可以先实施任何一个。需要说明的是，在先进行栅电极的形成的情况下，在GaN半导体基板的表面的在第一n型半导体层与第二n型半导体层之间体层露出的范围内设置有栅电极的构造只要在栅电极的形成和第二n型半导体层的形成的双方完成后的阶段得到即可。
根据本公开的方案，由在凹部内生长的p型半导体层构成体层。能够以不使用离子注入的方式形成体层。因此，根据所述制造方法，能够制造出接通电阻更低的开关元件。
附图说明
以下，参照附图对本发明的典型实施例的特征、优点及技术上和工业上的重要性进行说明。在这些附图中，相同的标号表示相同的要素。
图1是实施例1的MOSFET的剖视图。
图2是实施例1的MOSFET的制造方法的说明图。
图3是实施例1的MOSFET的制造方法的说明图。
图4是实施例1的MOSFET的制造方法的说明图。
图5是实施例1的MOSFET的制造方法的说明图。
图6是实施例1的MOSFET的制造方法的说明图。
图7是实施例1的MOSFET的制造方法的说明图。
图8是实施例1的MOSFET的制造方法的说明图。
图9是实施例1的MOSFET的制造方法的说明图。
图10是实施例1的MOSFET的制造方法的说明图。
图11是实施例2的MOSFET的剖视图。
图12是实施例2的MOSFET的制造方法的说明图。
图13是实施例3的MOSFET的剖视图。
图14是实施例3的MOSFET的制造方法的说明图。
具体实施方式
图1所示的MOSFET10具有GaN半导体基板12。GaN半导体基板12是以GaN(氮化镓)为主成分的半导体基板。
GaN半导体基板12具有多个源层40、多个体层42及漂移层44。
各源层40是n型区域，向GaN半导体基板12的上表面12a露出。
各体层42是p型区域，配置在对应的源层40的周围。各体层42将对应的源层40的侧面和下表面覆盖。各体层42在与源层40相邻的范围内向GaN半导体基板12的上表面12a露出。
漂移层44是n型区域，配置在各体层42的下侧。而且，在一对体层42之间也配置有漂移层44。以下，将漂移层44中的位于一对体层42之间的部分称为间隔部44a。间隔部44a有时被称为JFET区域。间隔部44a在由一对体层42夹持的范围内向GaN半导体基板12的上表面12a露出。而且，漂移层44向GaN半导体基板12的下表面12b的大致整个区域露出。漂移层44通过各体层42而从各源层40分离。
在GaN半导体基板12的上表面12a配置有栅极绝缘膜28、栅电极26、层间绝缘膜24、接触插塞22及上部电极20。
栅极绝缘膜28覆盖GaN半导体基板12的上表面12a的一部分。栅极绝缘膜28覆盖一对源层40之间的GaN半导体基板12的上表面12a。即，栅极绝缘膜28覆盖漂移层44的间隔部44a表面和各体层42的位于源层40与间隔部44a之间的部分42a的表面。而且，栅极绝缘膜28也覆盖体层42附近的源层40的表面。各体层42中的与栅极绝缘膜28相接的部分(即，部分42a的表层部)是形成沟道的沟道区域42b。栅极绝缘膜28例如由氧化硅等绝缘体构成。
栅电极26配置在栅极绝缘膜28上。栅电极26隔着栅极绝缘膜28与体层42(即，部分42a)及漂移层44(即，间隔部44a)对向。栅电极26通过栅极绝缘膜28而从GaN半导体基板12绝缘。
层间绝缘膜24覆盖未由栅极绝缘膜28覆盖的范围的上表面12a。而且，层间绝缘膜24覆盖栅电极26的表面。层间绝缘膜24例如由氧化硅等绝缘体构成。
在层间绝缘膜24设有多个接触孔，在所述接触孔内设有接触插塞22。一部分接触插塞22的下端与源层40连接，其他接触插塞22的下端与体层42连接。
上部电极20配置在层间绝缘膜24上。上部电极20与各接触插塞22的上表面相接。上部电极20经由接触插塞22与源层40及体层42连接。
在GaN半导体基板12的下表面12b配置有下部电极30。下部电极30与漂移层44连接。
当使栅电极26的电位高于栅极阈值(使MOSFET10接通所需的最小的栅极电位)时，电子被向体层42的沟道区域42b拉近，由此在沟道区域42b形成沟道。通过由沟道将源层40与漂移层44连接，MOSFET10接通，电流能够从漂移层44向源层40流动。由于电流集中于沟道区域42b，因此如果在沟道区域42b高密度地存在晶体缺陷，则MOSFET10的接通电阻进一步升高。而且，如果无法准确地控制沟道区域42b的晶体缺陷密度，则MOSFET10的接通电阻和栅极阈值的不均变大。以下，说明能够抑制沟道区域42b的晶体缺陷密度并且准确地控制所述晶体缺陷密度的MOSFET10的制造方法。
首先，准备加工前的GaN半导体基板12。加工前的GaN半导体基板12的整体由漂移层44构成。
(阻挡层形成工序)
如图2所示，在GaN半导体基板12的上表面整个区域形成由SiN(氮化硅)构成的阻挡层50。需要说明的是，阻挡层50也可以由AlN(氮化铝)或SiO2(氧化硅)等构成。
(硬掩模形成工序)
接下来，在阻挡层50的上表面整个区域形成由氧化硅构成的硬掩模52。
(抗蚀剂形成工序)
接下来，在硬掩模52的上表面整个区域形成由树脂构成的抗蚀剂54。接下来，如图2所示，通过光刻对抗蚀剂54进行图案化。在此，在应该形成体层42的范围的上部设置开口58。
(硬掩模图案化工序)
接下来，如图3所示，以抗蚀剂54为掩模，通过RIE(Reactive IonEtching：反应性离子刻蚀)等对硬掩模52和阻挡层50进行蚀刻。由此，在硬掩模52和阻挡层50设置开口60。在形成了开口60之后，将抗蚀剂54除去。
(凹部形成工序)
接下来，如图4所示，以硬掩模52为掩模，通过RIE等对GaN半导体基板12进行蚀刻。由此，在开口60内形成凹部62。需要说明的是，在此，调整蚀刻条件，以使凹部62的侧面63相对于GaN半导体基板12的上表面成为大致垂直(更详细而言，侧面63与GaN半导体基板12的上表面之间的角度θ成为80°以上且90°以下)的方式，形成凹部62。例如，通过使硬掩模52的厚度均匀，并调节气体种类、压力、RF功率等条件，能够使侧面63相对于GaN半导体基板12的上表面大致垂直。需要说明的是，位于两个凹部62之间的部分的漂移层44相当于上述的间隔部44a。在形成了凹部62之后，如图5所示那样将硬掩模52除去，使阻挡层50露出。
(体层生长工序)
接下来，如图6所示，通过外延生长使p型的GaN半导体层即体层42在GaN半导体基板12的上表面和凹部62内生长(堆积)。在此，使体层42生长得比凹部62的深度厚。当形成体层42后，凹部62的侧面63成为体层42与漂移层44之间的界面43(pn接合面)。而且，通过体层42将阻挡层50覆盖。而且，以下，将包含漂移层44和体层42的GaN半导体层整体称为GaN半导体基板12。
(漂移层露出工序)
接下来，通过CMP(Chemical Mechanical Polishing：化学机械研磨)对GaN半导体基板12的上表面(即，体层42的表面)进行研磨。在此，在能够以比阻挡层50高的研磨效率来研磨体层42的条件下，对体层42进行研磨。当逐渐研磨体层42时，如图7所示，阻挡层50向GaN半导体基板12的上表面露出。但是，由于GaN半导体基板12的上表面由砂轮或研磨剂覆盖，因此从外部无法目视确认到阻挡层50露出。然而，当阻挡层50露出时，研磨效率下降。例如，研磨率(每单位时间被削除的厚度)下降，或者研磨时的电动机的转矩变化。因此，通过检测研磨率或转矩，能够检测出阻挡层50露出。当检测到阻挡层50的露出时，之后使用阻挡层50与GaN半导体基板12的研磨效率大致相等的浆料进行研磨。由此，对阻挡层50和体层42进行研磨，如图8所示那样除去阻挡层50。其结果是，存在于阻挡层50的下部的漂移层44(即，间隔部44a)向GaN半导体基板12的上表面露出。而且，使体层42残留在凹部62内。这样，通过利用研磨率检测阻挡层50的露出，之后能够以除去阻挡层50(即，使漂移层44露出)所需的研磨量进行研磨，能够防止GaN半导体基板12的研磨量过大。即，能够抑制研磨量的不均。
(源层形成工序)
接下来，如图9所示，通过向体层42的一部分选择性地注入n型杂质离子，来形成源层40。
接下来，如图10所示，以覆盖一对源层40之间的GaN半导体基板12的上表面的方式形成栅极绝缘膜28，而且在栅极绝缘膜28上形成栅电极26。然后，通过形成层间绝缘膜24、接触插塞22、上部电极20及下部电极30，图1的MOSFET10完成。
在上述的制造方法中，在体层生长工序中，通过外延生长来形成体层42。而且，在源层形成工序中，虽然通过向体层42的一部分注入离子来形成源层40，但对于体层42的沟道区域42b(即，源层40与间隔部44a之间的体层42)几乎没有离子注入。因此，根据所述制造方法，能够进一步降低沟道区域42b的晶体缺陷密度。因此，根据所述制造方法，能够制造出接通电阻更低的MOSFET10。而且，由于对于沟道区域42b几乎没有离子注入，因此沟道区域42b的晶体缺陷密度难以产生不均。因此，根据所述制造方法，在量产时能够抑制在MOSFET10之间产生的接通电阻及栅极阈值的不均。
另外，在所述制造方法中，在凹部形成工序中，由于以使侧面63相对于GaN半导体基板12的上表面大致垂直的方式形成凹部62，因此体层42与漂移层44的间隔部44a之间的界面43相对于GaN半导体基板12的上表面而大致垂直地延伸。而且，在漂移层露出工序中，在侧面63的大致垂直的部分位于GaN半导体基板12的上表面的状态下停止研磨。因此，即使研磨量产生了误差，GaN半导体基板12的上表面处的界面43的横向的位置也几乎不会变化。因此，即使研磨量产生了误差，沟道区域42b的长度也几乎不会产生差别。因此，在所述制造方法中，在量产时，在MOSFET10之间沟道长度难以产生不均，由此也能抑制接通电阻及栅极阈值的不均。此外，由于通过阻挡层50也能抑制研磨量的误差自身，因此根据所述制造方法，能够极力减小量产时的MOSFET10的接通电阻及栅极阈值的不均。
图11所示的实施例2的MOSFET在体层42与间隔部44a(即，漂移层44)之间的界面43倾斜地延伸这一点上与实施例1的MOSFET10不同。实施例2的MOSFET的其他结构与实施例1的MOSFET相同。在实施例2中，界面43以随着从间隔部44a沿横向(与GaN半导体基板12的上表面12a平行的方向)远离而体层42的厚度变厚的方式倾斜。界面43与GaN半导体基板12的上表面12a之间的角度θ小于60°。
在实施例1的MOSFET10中，通过了沟道的电子如图1的箭头100所示那样向正下方流动，或者如图1的箭头102所示那样沿着离开体层42的方向而向斜下方向流动。相对于此，在实施例2的MOSFET中，如图11所示，通过了沟道的电子除了能够在箭头100、102所示的路径上流动之外，也能如箭头104所示那样在与箭头102相反一侧朝向斜下方向的路径上流动。这样，由于电子流动的路径宽，因此实施例2的MOSFET与实施例1的MOSFET10相比接通电阻更低。
接下来，说明实施例2的MOSFET的制造方法。首先，与实施例1的制造方法同样，通过实施阻挡层形成工序、硬掩模形成工序、抗蚀剂形成工序及硬掩模图案化工序而如图3所示那样在阻挡层50和硬掩模52形成开口60。之后除去抗蚀剂54。
接下来，在凹部形成工序中，如图12所示，通过以硬掩模52为掩模而通过RIE等对GaN半导体基板12进行蚀刻，来形成凹部62。在此，调整蚀刻条件，以使凹部62的侧面63相对于GaN半导体基板12的上表面倾斜(更详细而言，以随着从凹部62的端部62a远离而凹部62的深度变深的方式倾斜)的方式，形成凹部62。例如，通过使成为掩模的硬掩模52的厚度在越接近开口60的位置越薄，或者调节气体种类、压力、RF功率等条件而使硬掩模52与GaN半导体基板12的蚀刻率大致相等，能够使侧面63相对于GaN半导体基板12的上表面倾斜。在此，以使侧面63与GaN半导体基板12的上表面之间的角度θ小于60°的方式形成凹部62。
之后，通过与上述的实施例1同样地实施各工序(体层生长工序、漂移层露出工序及源层形成工序等)，图11所示的实施例2的MOSFET完成。根据所述制造方法，由于在成为栅电极26的下部的位置使凹部62的侧面63倾斜，因此能够制造出界面43在栅电极26的下部倾斜的实施例2的MOSFET。
图13所示的实施例3的MOSFET在体层42与间隔部44a(即，漂移层44)之间的界面43具有小倾斜部43a和大倾斜部43b这一点上与实施例1的MOSFET10不同。实施例3的MOSFET的其他结构与实施例1的MOSFET10相同。小倾斜部43a是界面43中的相对于上表面12a大致垂直地延伸的部分。小倾斜部43a与上表面12a之间的角度θ1为80°以上且90°以下。小倾斜部43a设置在上表面12a的附近，相对于上表面12a大致垂直地交叉。大倾斜部43b以随着从间隔部44a沿横向(与GaN半导体基板12的上表面12a平行的方向)远离而体层42的厚度变厚的方式倾斜。大倾斜部43b与上表面12a之间的角度θ2小于60°。大倾斜部43b设置在小倾斜部43a的下侧(即，从上表面12a分离的位置)。
在实施例3的MOSFET中，界面43的一部分(大倾斜部43b)倾斜。因此，与实施例2的MOSFET同样，通过了沟道的电子在漂移层44内流动的路径比实施例1的MOSFET10宽。因此，实施例3的MOSFET的接通电阻比实施例1的MOSFET10低。
接下来，说明实施例3的MOSFET的制造方法。首先，通过与实施例1的制造方法同样地实施阻挡层形成工序、硬掩模形成工序、抗蚀剂形成工序及硬掩模图案化工序，来如图3所示那样在阻挡层50和硬掩模52形成开口60。之后除去抗蚀剂54。
接下来，实施凹部形成工序。在实施例3中，凹部形成工序具有第一蚀刻工序和第二蚀刻工序。在第一蚀刻工序中，与实施例2同样，如图12所示那样形成凹部62。在第二蚀刻工序中，在蚀刻沿GaN半导体基板12的厚度方向均匀进展的条件下，进一步对凹部62进行蚀刻。例如，在使GaN半导体基板12相对于硬掩模52的蚀刻选择比成为10以上的条件下对凹部62进行蚀刻。由此，如图14所示，能够形成具有小倾斜部63a和大倾斜部63b的形状的凹部62。
然后，通过与上述的实施例1同样地实施各工序(体层生长工序、漂移层露出工序及源层形成工序等)，图13所示的实施例3的MOSFET完成。
根据实施例3的制造方法，在成为栅电极26的下部的位置，在凹部62的侧面设置大倾斜部63b。因此，能够制造出界面43的一部分(即，大倾斜部43b)在栅电极26的下部倾斜的实施例3的MOSFET。
另外，在实施例3的制造方法中，在GaN半导体基板12的上表面处形成具有相对于所述GaN半导体基板12的上表面大致垂直的小倾斜部63a的侧面63。而且，在漂移层露出工序中，在小倾斜部63a位于GaN半导体基板12的上表面的状态下停止研磨。因此，即使在漂移层露出工序中GaN半导体基板12的上表面的研磨量产生了误差，沟道区域42b的长度也几乎不会变化。因此，在实施例3的制造方法中，在量产时能够抑制MOSFET之间的沟道长的不均，由此能够抑制接通电阻及栅极阈值的不均。
另外，在上述的实施例1～3的制造方法中，由于通过外延生长来形成体层42，因此体层42内的p型杂质浓度均匀。因此，能够缩短沟道长度。
需要说明的是，在上述的实施例1～3的制造方法中，虽然形成了阻挡层50，但也可以不形成阻挡层50。例如，在不使用阻挡层50也能够适当地调节漂移层露出工序中的研磨量的情况下，也可以不使用阻挡层。
另外，在上述的实施例1～3的制造方法中，虽然在漂移层露出工序中对GaN半导体基板12的上表面进行了研磨，但也可以取代研磨而使用蚀刻(例如，RIE)。即，也可以通过对GaN半导体基板12的上表面进行蚀刻来使漂移层44向所述GaN半导体基板12的上表面露出。这种情况下，为了除去蚀刻损伤，可以在漂移层44露出之后在低偏压的条件下对GaN半导体基板12的上表面进行蚀刻，或者利用CMP对GaN半导体基板12的上表面进行研磨。在使用蚀刻的情况下，不需要阻挡层50。
另外，在上述的实施例1～3中，在凹部形成工序中，使用了由氧化硅构成的硬掩模52作为蚀刻用的掩模。然而，也可以取代硬掩模52而使用由树脂等构成的抗蚀剂。
另外，在上述的实施例1～3中，虽然在体层生长工序中使体层42生长得比凹部62的深度厚，但在体层生长工序中生长的体层42的厚度也可以比凹部62的深度薄。
另外，在上述的实施例1～3中，在源层形成工序中向体层42的一部分注入了n型杂质离子。然而，在源层形成工序中，也可以通过蚀刻来除去体层42的一部分，并在所述除去的部分通过外延生长使源层40生长。
另外，在上述的实施例1～3中，虽然说明了MOSFET的制造方法，但也可以将本说明书公开的技术应用于IGBT的制造方法。通过在下部电极30与漂移层44之间追加p型层，能够得到IGBT的构造。
对实施例的构成要素与权利要求的构成要素的关系进行说明。实施例的漂移层44是第一n型半导体层的一例。实施例的源层40是第二n型半导体层的一例。实施例1的侧面63及实施例3的小倾斜部63a是小倾斜部的一例。实施例2的侧面63及实施例3的大倾斜部63b是大倾斜部的一例。
以下列举本公开的技术要素。需要说明的是，以下的各技术要素是分别独立而有用。
在本公开的一例的制造方法中，在凹部的形成中，可以以使凹部的侧面在成为栅电极的下部的位置处具有小倾斜部的方式形成凹部，该小倾斜部相对于GaN半导体基板的表面的角度为80°以上且90°以下。而且，在体层的表层部除去中，可以对GaN半导体基板的表面进行研磨，在小倾斜部位于GaN半导体基板的表面的状态下停止研磨。
需要说明的是，在本说明书中，凹部的侧面相对于GaN半导体基板的表面的角度是指在凹部内计测的角度(在凹部内的空间计测的角度)。
凹部的侧面成为体层与第一n型半导体层的界面。当所述界面的横向的位置偏移时，沟道长度变化，开关元件的特性变化。在上述的一例的制造方法中，凹部的侧面的小倾斜部与GaN半导体基板的表面以接近垂直的角度交叉。而且，在小倾斜部位于GaN半导体基板的表面的状态下停止GaN半导体基板的研磨。因此，即使研磨量产生误差，体层与第一n型半导体层的界面的横向的位置也几乎不会产生偏离。因此，沟道长度难以产生不均。根据所述制造方法，在量产时能够抑制开关元件的特性的不均。
在本公开的一例的制造方法中，在凹部的形成中，可以以使凹部的侧面在成为栅电极的下部的位置处具有大倾斜部的方式形成凹部，该大倾斜部以随着从凹部的端部远离而凹部的深度变深的方式倾斜，并且相对于GaN半导体基板的表面的角度小于60°。
在所述制造方法中，能够形成体层与第一n型半导体层的界面的一部分(相当于凹部的侧面的大倾斜部的部分)倾斜的开关元件。根据上述的结构，能够进一步降低开关元件的接通电阻。
在本公开的一例的制造方法中，可以在使体层生长之前，在GaN半导体基板的表面形成阻挡层。这种情况下，在体层的生长中，可以以覆盖阻挡层的方式使体层生长。而且，在体层的表层部的除去中，可以通过阻挡层的研磨效率比体层的研磨效率低的研磨方法对体层进行研磨直到阻挡层露出为止，对体层和阻挡层进行研磨直到阻挡层被除去为止。
需要说明的是，研磨效率是指每单位能量除去的研磨对象物的厚度。
根据上述的结构，通过研磨效率的下降，能够检测到阻挡层露出。在阻挡层露出之后，通过调整研磨时间，能够以所需最小限度的研磨量使第一n型半导体层露出。
在本公开的一例的制造方法中，在所述凹部的形成中，所述GaN半导体基板的所述表面上的所述凹部可以通过蚀刻来形成。
在本公开的一例的制造方法中，在所述体层的生长中，可以通过外延生长来使所述体层生长。
以上，虽然详细地说明了实施方式，但上述只不过是例示，不对权利要求书进行限定。权利要求书记载的技术包括对以上例示的具体例进行各种变形、变更而得到的技术。本说明书或附图中说明的技术要素以单独或各种组合的方式发挥技术有用性，不限定于申请时权利要求记载的组合。而且，本说明书或附图中例示的技术是同时实现多个目的的技术，实现其中一个目的自身就具有技术有用性。

Claims (6)

1.一种开关元件的制造方法，其特征在于，包括如下步骤：
在第一n型半导体层向表面露出的GaN半导体基板的所述表面形成凹部；
使作为p型的GaN半导体层的体层在所述凹部内和所述GaN半导体基板的所述表面生长；
将所述体层的表层部除去，使所述第一n型半导体层向所述GaN半导体基板的所述表面露出并且使所述体层残留在所述凹部内；
在除去所述体层的所述表层部之后，在所述体层的分布区域内的一部分形成第二n型半导体层，该第二n型半导体层通过所述体层而从所述第一n型半导体层分离，并且向所述GaN半导体基板的所述表面露出；及
在除去所述体层的所述表层部之后，在所述GaN半导体基板的所述表面的在所述第一n型半导体层与所述第二n型半导体层之间所述体层露出的范围内形成栅电极，该栅电极隔着绝缘膜与所述体层对向。
2.根据权利要求1所述的制造方法，其特征在于，
在所述凹部的形成中，以使所述凹部的侧面在成为所述栅电极的下部的位置处具有小倾斜部的方式形成所述凹部，该小倾斜部相对于所述GaN半导体基板的所述表面的角度为80°以上且90°以下，
在所述体层的所述表层部的除去中，对所述GaN半导体基板的所述表面进行研磨，在所述小倾斜部位于所述GaN半导体基板的所述表面的状态下停止研磨。
3.根据权利要求1或2所述的制造方法，其特征在于，
在所述凹部的形成中，以使所述凹部的侧面在成为所述栅电极的下部的位置处具有大倾斜部的方式形成所述凹部，该大倾斜部以随着从所述凹部的端部远离而所述凹部的深度变深的方式倾斜，并且相对于所述GaN半导体基板的所述表面的角度小于60°。
4.根据权利要求1～3中任一项所述的制造方法，其特征在于，
还包括在使所述体层生长之前在所述GaN半导体基板的所述表面形成阻挡层的步骤，其中，
在所述体层的生长中，以覆盖所述阻挡层的方式使所述体层生长，
在所述体层的所述表层部的除去中，
通过所述阻挡层的研磨效率比所述体层的研磨效率低的研磨方法对所述体层进行研磨直到所述阻挡层露出为止，
对所述体层和所述阻挡层进行研磨直到所述阻挡层被除去为止。
5.根据权利要求1～4中任一项所述的制造方法，其特征在于，
在所述凹部的形成中，所述GaN半导体基板的所述表面上的所述凹部通过蚀刻来形成。
6.根据权利要求1～5中任一项所述的制造方法，其特征在于，
在所述体层的生长中，通过外延生长来使所述体层生长。
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