CN102856382B - 碳化硅半导体器件 - Google Patents

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Abstract

本发明涉及一种碳化硅半导体器件。在碳化硅半导体器件中，多个沟槽（7）具有一个方向上的纵向方向并且以条纹图案布置。每个所述沟槽（7）均具有在所述纵向方向上延伸的第一侧壁和第二侧壁。所述第一侧壁与（11-20）平面和（1-100）平面中的一个平面成第一锐角，所述第二侧壁与（11-20）平面和（1-100）平面的所述一个平面成第二锐角，并且所述第一锐角小于所述第二锐角。第一导电类型区（5）仅与每个所述沟槽（7）的所述第一侧壁和所述第二侧壁中的所述第一侧壁接触，并且电流通路仅形成在所述第一侧壁和所述第二侧壁中的所述第一侧壁上。

Description

碳化硅半导体器件
技术领域
本公开内容涉及包括沟槽栅极的碳化硅(SiC)半导体器件。
背景技术
常规SiC半导体器件包括具有沟槽栅极结构的金属氧化物半导体场效应晶体管(MOSFET)，沟槽栅极结构可以增大沟道密度，使得大电流可以在SiC半导体器件中流动。在由SiC制成的MOSFET中，电气特性随着其上形成沟道的平面的平面方向而大幅改变。特别地，由蚀刻所形成的沟槽的角影响平面方向和电子特性。因此，沟槽的角在具有沟槽栅极结构的MOSFET中相当重要。理想地，优选地是其上形成沟道的沟槽侧壁接近于(11-20)平面或(1-100)平面，即，垂直于(0001)平面或(000-1)平面的、可以增大沟道迁移率的平面(参见对应于美国专利No.5744826的JP-A-H9-199724)。
为了使沟槽侧壁是可以增大沟道迁移率的(11-20)平面或(1-100)平面，进行高精度的垂直蚀刻是必要的。已知通常由使用SF6、Cl2、CF4作为蚀刻气体的反应离子蚀刻(RIE)或感应耦合等离子体(ICP)来对SiC进行干法蚀刻。理想地，优选地是从晶片表面垂直地进行沟槽蚀刻。
然而，因为SiC是化学稳定的物质，所以难以高精度地垂直地蚀刻SiC。如图6A中所示，虽然理想的是沟槽侧壁的角垂直于晶片表面的(0001)平面，但实际上如图6B中所示，沟槽侧壁相对于垂直于(0001)平面的平面倾斜。
因此，沟槽侧壁相对于可以增大沟道迁移率的(11-20)平面或(1-100)平面倾斜，从而不能获得高沟道迁移率。当沟槽侧壁相对于(11-20)平面或(1-100)平面的倾斜角较小时，沟道迁移率的减小较小。然而，当倾斜角大于预定值时，沟道迁移率减小，从而不能获得期望的沟道迁移率。
发明内容
本公开内容的目的是提供一种SiC半导体器件，在该SiC半导体器件中沟槽侧壁接近于(11-20)平面或(1-100)平面，从而可以增大沟道迁移率。
根据本公开内容的一个方面的SiC半导体器件包括：半导体衬底、基区、多个沟槽、第一导电类型区、接触层、栅极绝缘层、栅极电极、第一电极和第二电极。
半导体衬底包括SiC衬底和设置在该SiC衬底上的漂移层。SiC衬底具有第一导电类型和第二导电类型之一。漂移层由碳化硅制成并且具有第一导电类型。半导体衬底是表面具有偏斜(off)角的偏斜衬底。
基区设置在漂移层上。基区由碳化硅制成并且具有第二导电类型。沟槽从基区的表面穿透基区而进入漂移层中。沟槽在一个方向上具有纵向方向并且以条纹图案布置。每个沟槽均具有在纵向方向上延伸的第一侧壁和第二侧壁。第一导电类型区仅与每个沟槽的第一侧壁和第二侧壁中的第一侧壁接触。第一导电类型区的杂质浓度高于漂移层的杂质浓度。接触层设置在第一导电类型区相对于每个沟槽的相对侧上。接触层具有第二导电类型并且接触层的杂质浓度高于基区的杂质浓度。栅极绝缘层设置在每个沟槽中。栅极电极经由栅极绝缘层设置在每个沟槽中。第一电极与第一导电类型区和接触层电耦合。第二电极与碳化硅衬底电耦合。
当向栅极电极施加栅极电压时，电流通路仅形成在每个沟槽的第一侧壁和第二侧壁中的第一侧壁上，并且电流在电流通路中流动。
半导体衬底的表面相对于(0001)平面和(000-1)平面之一具有偏斜角。
半导体衬底具有<11-20>方向上的偏斜方向，并且沟槽的纵向方向是垂直于偏斜方向的<1-100>方向；或者半导体衬底具有<1-100>方向上的偏斜方向，并且沟槽的纵向方向是垂直于偏斜方向的<11-20>方向。
第一侧壁与(11-20)平面和(1-100)平面中的一个平面成第一锐角，第二侧壁与(11-20)平面和(1-100)平面的所述一个平面成第二锐角，并且第一锐角小于所述第二锐角。
在上述SiC半导体器件中，沟道仅形成在第一侧壁上，第一侧壁与(11-20)平面和(1-100)平面中的一个平面所成的锐角小于第二侧壁与(11-20)平面和(1-100)平面的所述一个平面所成的锐角。因此，碳化硅半导体器件可以具有高沟道迁移率。
附图说明
当结合附图理解以下详细描述时，会更加容易地发现本公开内容的另外的目的和优点。在附图中：
图1是根据本公开内容的第一实施例的SiC半导体器件的截面图，该SiC半导体器件包括具有沟槽栅极结构的垂直型MOSFET；
图2是包括图1中所示的SiC半导体器件的晶片的平面图；
图3是其中在SiC半导体器件的截面中示出了平行于(0001)平面的线的示图；
图4是根据本公开内容的第二实施例的SiC半导体器件的截面图，该SiC半导体器件包括具有沟槽栅极结构的垂直型MOSFET；
图5是根据本公开内容的第三实施例的SiC半导体器件的截面图，该SiC半导体器件包括具有沟槽栅极结构的垂直型MOSFET；以及
图6A是示出理想沟槽蚀刻的示图，而图6B是示出实际沟槽蚀刻的示图。
具体实施方式
将参照附图描述本公开内容的实施例。在每个以下实施例中，对附图中相同或等同的部分给出相同的附图标记。
(第一实施例)
将参照图1和图2描述根据本公开内容的第一实施例的SiC半导体器件。SiC半导体器件包括具有沟槽栅极结构的垂直型MOSFET。在图1中，仅示出了垂直型MOSFET的两个单元。然而，布置具有与图1中所示的垂直型MOSFET的结构相似的结构的多个MOSFET，使得多个MOSFET互相相邻。图2是晶片的平面图，在该晶片中形成了图1中所示的SiC半导体器件的器件结构，图2还示出了在切割为芯片之前的状态。
图1中所示的SiC半导体器件包括SiC半导体衬底1。SiC半导体衬底1是相对于(0001)平面具有4度的偏斜角的偏斜衬底。如图2中所示，偏斜衬底的偏斜方向平行于<11-20>方向。
如图1中所示，SiC半导体衬底1包括为偏斜衬底的n+型SiC衬底2和外延形成在n+型SiC衬底2的表面上的n-型漂移层3。n+型SiC衬底2和n-型漂移层3包括诸如磷等的n型杂质，并且n-型漂移层3的n型杂质浓度低于n+型SiC衬底2的n型杂质浓度。
例如，n+型SiC衬底2的n型杂质浓度可以为1.0×1019/cm3并且其厚度可以大约为300μm。n-型漂移层3的n型杂质浓度可以为3.0×1015/cm3至7.0×1015/cm3并且其厚度可以大约为10μm至15μm。虽然n-型漂移层3的杂质浓度在深度方向上可以是固定的，但优选地是浓度以邻近于n+型SiC衬底2的n-型漂移层3的部分的浓度高于远离n+型SiC衬底2的n-型漂移层3的部分的浓度的方式而变化。例如，在距离n+型SiC衬底2的表面大约3μm与大约5μm之间的距离处的n-型漂移层3的部分的杂质浓度可以比n-型漂移层3的其它部分的杂质浓度高大约2.0×1015/cm-3。因此，可以减小n-型漂移层3的内电阻，从而可以减小导通电阻。
在n-型漂移层3的表面部分中，形成p型基区4。在p型基区4的上部分中，设置n+型源区5和p+型体层6。n+型源区5可以操作为第一导电类型区。p+型体层6可以操作为接触层。
p型基区4和p+型体层6包括诸如硼和铝等p型杂质。n+型源区5包括诸如磷等n型杂质。例如，p型基区4的p型杂质浓度可以为5.0×1016/cm3至2.0×1019/cm3并且其厚度可以大约为2.0μm。例如，n+型源区5的n型杂质浓度(表面浓度)可以为1.0×1021/cm3并且其厚度可以大约为0.3μm。例如，p+型体层6的p型杂质浓度可以为1.0×1021/cm3并且其厚度可以大约为0.3μm。n+型源区5仅设置在沟槽栅极结构的一侧上。p+型体层6设置在n+型源区5相对于沟槽栅极结构的相对侧上。在沟槽栅极结构的不同于其上设置n+型源区5的一侧的另一侧上，p+型体层6远离沟槽栅极结构。
多个沟槽7穿透p型基区4和n+型源区5而进入n-型漂移层3中。例如，每个沟槽7的宽度可以为1.4μm至2.0μm并且其深度可以大于或等于2.0μm(例如，2.5μm)。沟槽7在垂直于偏斜方向的<1-100>方向上延伸并且以规则间隔布置为条纹图案。此后，将沟槽7延伸的方向称为沟槽栅极结构的纵向方向。每个沟槽7均具有在纵向方向上延伸的第一侧壁和第二侧壁。在图1中所示的示例中，第一侧壁对应于左侧壁，第二侧壁对应于右侧壁。
p型基区4与每个沟槽7的第一侧壁和第二侧壁接触。n+型源区5仅与每个沟槽7的第一和第二侧壁中的第一侧壁接触，并且n+型源区5不设置在每个沟槽7的第二侧壁上。理想地是每个沟槽7的侧壁垂直于SiC半导体衬底1的表面。然而，难以垂直地形成每个沟槽7，实际上沟槽7的侧壁是倾斜的。在本实施例中，每个沟槽7的第一侧壁与平行于SiC半导体衬底1的表面的平面之间的角在82度至90度的范围之内。
每个沟槽7的表面由栅极氧化层8覆盖，每个沟槽7由栅极电极9填充，栅极电极9形成在栅极氧化层8的表面上且由掺杂的多晶硅制成。换句话说，栅极氧化层8设置在每个沟槽7中，并且栅极电极9经由栅极氧化层8设置在每个沟槽7中。通过热氧化沟槽7的表面来形成栅极氧化层8。在每个沟槽7的侧壁和底部两者上，栅极氧化层8的厚度大约都为10nm。沟槽栅极结构具有上述配置。n+型源区5和p+型体层6沿着以条纹图案布置的沟槽栅极结构的纵向方向延伸。沟道形成在n+型源区5所接触的每个沟槽7的第一侧壁上，并且沟道不形成在每个沟槽7的第二侧壁上。
在n+型源区5和p+型体层6的表面上以及栅极电极9的表面上，经由层间绝缘层10设置源极电极(第一电极)11和栅极布线(未示出)。源极电极11和栅极布线由多种金属制成，例如镍和铝的双层。至少与n型SiC接触的源极电极11和栅极布线的部分由可以在源极电极11和栅极布线中的每个与n型SiC之间提供欧姆接触的金属制成。如果栅极电极9包括n型杂质，则n型SiC包括n+型源区5和栅极电极9。至少与p型SiC接触的源极电极11和栅极布线的部分由可以在源极电极11和栅极布线中的每个与p型SiC之间提供欧姆接触的金属制成。如果栅极电极9包括p型杂质，则p型SiC包括p+型体层6和栅极电极9。通过在层间绝缘层10上形成源极电极11和栅极布线，来使源极电极11和栅极布线电绝缘。通过设置在层间绝缘层10中的接触孔，源极电极11与n+型源区5和p+型体层6电耦合，并且栅极布线与栅极电极9电耦合。
在n+型SiC衬底2的后表面侧上，设置与n+型SiC衬底2电耦合的漏极电极12。漏极电极12可以操作为第二电极。因此，形成了包括具有n沟道反型(inversion-type)沟槽栅极结构的MOSFET的SiC半导体器件。
在具有上述配置的SiC半导体器件中，当向栅极电极9施加栅极电压时，沟道形成在每个沟槽7的两个侧壁上，但是在一个侧壁上形成的一个沟道不接触源区5，使得电流在另一沟道中流动。以此方式，在每个沟槽7的第一侧壁和第二侧壁中，仅第一侧壁变为电流通路。这是因为SiC半导体衬底1是偏斜衬底，并且每个沟槽7的第一侧壁和第二侧壁的平面方向互不相同。这将参照图3进行描述。
在图3中，在SiC半导体器件的截面中示出了平行于(0001)平面的线。如图2中所示，SiC半导体衬底1是具有偏斜角的偏斜衬底。由于每个沟槽7的第一侧壁和第二侧壁相对于SiC半导体衬底1的表面倾斜，所以第一侧壁与(0001)平面之间的角不同于第二侧壁与(0001)平面之间的角。
具体地，由于偏斜角所致，每个沟槽7的第一侧壁与(0001)平面之间的角是90度或者是接近90度的角，并且由于偏斜角所致，每个沟槽7的第二侧壁与(0001)平面之间的角是远非90度的角。垂直于(0001)平面的平面是(11-20)平面，在(11-20)平面上沟道迁移率最高，并且随着平面接近(11-20)平面，沟道迁移率增大。因此，在相对于(0001)平面具有90度的角或接近于90度的角的每个沟槽7的第一侧壁上，可以获得高沟道迁移率。另一方面，在相对于(0001)平面具有远非90度的角的每个沟槽7的第二侧壁上，不能获得高沟道迁移率。
因此，在本实施例中，n+型源区5形成在每个沟槽7的第一侧壁上，使得电流通路仅形成在每个沟槽7的第一侧壁上。第一侧壁与(11-20)平面成第一锐角，第二侧壁与(11-20)平面成第二锐角，并且第一锐角小于第二锐角。换句话说，将相对于(11-20)平面所成的锐角小于第二侧壁相对于(11-20)平面所成的锐角的每个沟槽7的第一侧壁设置为电流通路。因此，电流通路仅形成在具有高沟道迁移率的侧壁上，从而可以获得高沟道迁移率。
在电流通路形成在每个沟槽7的第一侧壁和第二侧壁两者上的情况下，第一侧壁与第二侧壁之间的沟道迁移率不同，从而在第一侧壁和第二侧壁上流动的电流变得不平衡。然而，在电流通路仅形成在每个沟槽7的第一侧壁上的情况下，不平衡的电流不在每个沟槽7的两个侧壁上流动，SiC半导体器件可以稳定地运行。
在根据本实施例的SiC半导体器件的制造方法中，将具有<11-20>方向上的偏斜方向的偏斜衬底用作为半导体衬底1，沟槽7的纵向方向设置为垂直于偏斜方向的<1-100>方向，并且用于注入离子以形成n+型源区5和p+型体层6的掩模是由常规掩模改变而来的。SiC半导体器件的制造方法的其它部分可以与常规SiC半导体器件的制造方法相似。
在根据本实施例的SiC半导体器件的制造方法中，因为电流通路仅形成在每个沟槽7的第一侧壁上，所以可以获得以下效果。由使用SF5、Cl2和CF4作为蚀刻气体的诸如RIE和CIP等干法蚀刻来形成每个沟槽7，但是难以通过蚀刻形成每个沟槽7而使得每个沟槽7的侧壁垂直于SiC半导体衬底1的表面。然而，如本实施例，在电流通路仅形成在每个沟槽7的一个侧壁上的情况下，仅其上形成电流通路的侧壁必须相对(0001)平面接近垂直。即使侧壁相对于与SiC半导体衬底1的表面垂直的平面倾斜，侧壁也可以相对于(0001)平面接近垂直。
因此，在不严格设置蚀刻条件的情况下，即使每个沟槽7的一个侧壁相对于SiC半导体衬底1的表面不垂直，其上形成沟道的每个沟槽7的一个侧壁也可以相对于(0001)平面接近垂直。根据检验，沟道迁移率在(1-100)平面和垂直于(1-100)平面的(11-20)平面上最高，当侧壁稍微倾斜时，沟道迁移率也较高，并且当相对于(0001)平面的角大于或等于86度时，可以获得高沟道迁移率。而且，即使当每个沟道7的侧壁相对于(0001)平面的角大于90度时，也可以获得高沟道迁移率。因为可以在宽的角度范围上获得高沟道迁移率，所以可以扩展用于形成沟槽7的蚀刻的工艺余量(margin)。
如上所述，当相对于(0001)平面的角大于或等于86度时，可以获得高沟道迁移率。在SiC半导体衬底1用作为偏斜衬底的情况下，每个沟槽7的侧壁可以相对于SiC半导体衬底1的表面再倾斜偏斜角的角度。SiC半导体衬底1相对于(0001)平面具有4度的偏斜角。因此，在本实施例中，每个沟槽7的第一侧壁与平行于SiC半导体衬底1的表面的平面之间的角可以在82度至90度的范围之内。
(第二实施例)
将参照图4描述根据本公开内容的第二实施例的SiC半导体器件。在根据本实施例的SiC半导体器件中，相对于根据第一实施例的SiC半导体器件执行偏斜方向上的小型化，而其它部分与第一实施例相似。因此，将仅描述不同于第一实施例的部分。
如图4中所示，根据本实施例的SiC半导体器件包括具有沟槽栅极结构的垂直型MOSFET。在SiC半导体器件中，p+型体层6与其上不形成电流通路的每个沟槽7的第二侧壁接触。在电流通路仅形成在每个沟槽7的一个侧壁上的情况下，因为与在两个侧壁上都形成电流通路的情况相比，每单位面积的电流通路数较小，所以导通电阻增大。可以通过减小相邻沟槽7之间的距离来限制导通电阻的增大。在p+型体层6与其上不形成电流通路的每个沟槽7的第二侧壁接触的情况下，可以进一步限制导通电阻。
在形成p+型体层6使得p+型体层6与每个沟槽7的第二侧壁接触的情况下，当雪崩击穿时，电流流过p+型体层6，从而可能损坏接触部分处的栅极氧化层8。因此，为了提高雪崩击穿电压，优选地是设置p+型体层6，使其远离沟槽7。
(第三实施例)
将参照图5描述根据本公开内容的第三实施例的SiC半导体器件。在本实施例中，相对于根据第二实施例的SiC半导体器件提高了击穿电压，而其它部分与第二实施例相似。因此，将仅描述不同于第二实施例的部分。
如图5中所示，根据本实施例的SiC半导体器件包括具有沟槽栅极结构的垂直型MOSFET。同样，在本实施例中，p+型体层6与其上不形成电流通路的每个沟槽7的第二侧壁接触。p+型体层6延伸至比每个沟槽7的底部更深的位置。p+型体层6的杂质浓度高于p型基区4的杂质浓度。在p+型体层6延伸至比每个沟槽7的底部更深的位置的情况下，由于在反向偏置时耗尽层从p+型体层6延伸至n-型漂移层3，所以高电压比较不可能进入栅极氧化层8。因此，栅极氧化层8中的电场浓度可以是驰豫的，且可以限制对栅极氧化层8的损坏。因此，可以提高击穿电压。
与根据第一实施例的SiC半导体器件的制造方法基本上相似，可以形成包括具有上述结构的垂直型MOSFET的SiC半导体器件。然而，必须将p+型体层6形成至较深位置。因为SiC非常坚硬，所以难以将p+型体层6形成至较深位置。例如，可以如下所述地形成p+型体层6。在形成p型基区4之后且在形成沟槽7之前，在待形成p+型体层6的区域形成凹陷，并且外延地形成p+型层以填充凹陷。然后，例如通过化学机械抛光(CMP)来去除p+型层，直到暴露p型基区4。由此，可以将p+型体层6形成至较深位置。在通过外延生长形成p型基区4的情况下，在形成p型基区4的工艺期间，可以在待形成p+型体层6的区域重复注入p型杂质的工艺，由此以逐步的方式形成p+型体层6。
(其它实施例)
在每个上述实施例中，SiC半导体衬底1是相对于(0001)平面具有偏斜角的偏斜衬底。SiC半导体衬底1也可以是相对于(000-1)平面具有偏斜角的偏斜衬底。
在每个上述实施例中，SiC半导体衬底1的偏斜方向是<11-20>方向。SiC半导体衬底1的偏斜方向也可以是<1-100>方向。在此情况下，沟槽7的纵向方向是垂直于偏斜方向的<11-20>方向，并且其上形成沟道的每个沟槽7的侧壁的平面方向设置为接近于(1-100)平面。
在每个上述实施例中，SiC半导体衬底1的偏斜角是4度。SiC半导体衬底1的偏斜角可以在2度至8度的范围之内变化。在此情况下，可以获得高沟道迁移率的沟槽7的侧壁内的倾斜角的角度范围随偏斜角的变化而变化。然而，在任何情况下都可以扩展用于形成沟槽7的蚀刻的工艺余量。
在每个上述实施例中，作为示例而解释了n沟道型MOSFET，其中第一导电类型是n型，第二导电类型是p型。然而，本发明也可以适用于p沟道型MOSFET，其中每个部件的导电类型是相反的。另外，在上述解释中，作为示例而描述了具有沟槽栅极结构的MOSFET。本发明也可以适用于具有沟槽栅极结构的IGBT。在SiC半导体器件包括IGBT的情况下，n+型SiC衬底2的导电类型从n导电类型变化为p导电类型。其它结构和制造方法与上述实施例相似。
虽然作为栅极绝缘层的示例而描述了由热氧化形成的栅极氧化层8，但是栅极绝缘层也可以是除了氧化层以外的绝缘层，诸如氮化层等。
当描述晶面的取向时，原本需要在所期望的数字之上附上短线(bar)。然而，由于电子提交中存在描述限制，所以在本说明书中短线附在所期望的数字之前。

Claims (5)

1.一种碳化硅半导体器件，包括：
半导体衬底（1），所述半导体衬底（1）包括碳化硅衬底（2）和设置在所述碳化硅衬底（2）上的漂移层（3），所述碳化硅衬底（2）具有第一导电类型和第二导电类型之一，所述漂移层（3）由碳化硅制成并且具有所述第一导电类型，所述半导体衬底（1）为表面具有偏斜角的偏斜衬底；
基区（4），所述基区（4）设置在所述漂移层（3）上，所述基区（4）由碳化硅制成并且具有所述第二导电类型；
多个沟槽（7），所述多个沟槽（7）从所述基区（4）的表面穿透所述基区（4）而进入所述漂移层（3）中，所述沟槽（7）在一个方向上具有纵向方向并且以条纹图案布置，每个所述沟槽（7）均具有在所述纵向方向上延伸的第一侧壁和第二侧壁；
第一导电类型区（5），所述第一导电类型区（5）仅与每个所述沟槽（7）的所述第一侧壁和所述第二侧壁中的所述第一侧壁接触，所述第一导电类型区（5）的杂质浓度高于所述漂移层（3）的杂质浓度；
接触层（6），所述接触层（6）设置在所述第一导电类型区（5）相对于每个所述沟槽（7）的相对侧上，所述接触层（6）具有所述第二导电类型并且所述接触层（6）的杂质浓度高于所述基区（4）的杂质浓度；
栅极绝缘层（8），所述栅极绝缘层（8）设置在每个所述沟槽（7）中；
栅极电极（9），所述栅极电极（9）经由所述栅极绝缘层（8）设置在每个所述沟槽（7）中；
第一电极（11），所述第一电极（11）与所述第一导电类型区（5）和所述接触层（6）电耦合；以及
第二电极（12），所述第二电极（12）与所述碳化硅衬底（2）电耦合，其中
当向所述栅极电极（9）施加栅极电压时，电流通路仅形成在每个所述沟槽（7）的所述第一侧壁和所述第二侧壁中的所述第一侧壁上，并且电流在所述电流通路中流动，
所述半导体衬底（1）的所述表面相对于（0001）平面和（000-1）平面之一具有所述偏斜角，
所述半导体衬底（1）在<11-20>方向上具有偏斜方向，并且所述沟槽（7）的所述纵向方向是垂直于所述偏斜方向的<1-100>方向；或者所述半导体衬底（1）具有<1-100>方向上的偏斜方向，并且所述沟槽（7）的所述纵向方向是垂直于所述偏斜方向的<11-20>方向，并且
所述第一侧壁与（11-20）平面和（1-100）平面中的一个平面成第一锐角，所述第二侧壁与（11-20）平面和（1-100）平面的所述一个平面成第二锐角，并且所述第一锐角小于所述第二锐角。
2.根据权利要求1所述的碳化硅半导体器件，其中
每个所述沟槽（7）的所述第一侧壁相对于所述半导体衬底（1）的所述表面所成的角在82度至90度的范围之内。
3.根据权利要求1或2所述的碳化硅半导体器件，其中
所述接触层（6）远离每个所述沟槽（7）的所述第二侧壁。
4.根据权利要求1或2所述的碳化硅半导体器件，其中
所述接触层（6）与每个所述沟槽（7）的所述第二侧壁接触。
5.根据权利要求4所述的碳化硅半导体器件，其中
所述接触层（6）是延伸至比每个所述沟槽（7）的底部更深的位置的体层。
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