CN103426907A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件，包括：衬底；浅沟槽隔离，嵌于所述衬底中，且形成至少一个开口区；沟道区，位于所述开口区内；栅堆叠，包括栅介质层和栅电极层，位于所述沟道区上方；源漏区，位于所述沟道区的两侧，包括为所述沟道区提供应变的应力层；其中，所述浅沟槽隔离和所述应力层之间具有衬垫层，作为所述应力层的晶种层；以及，所述衬底与所述浅沟槽隔离之间具有衬垫层和垫氧化层。在STI和源漏区应力层中间插入衬垫层作为外延生长的晶种层或成核层，借此而消除了在源漏应变工程中STI边缘效应，也即消除了STI与源漏区应力层之间的空隙，防止了源漏应变对沟道应力的减小，提高了M0S器件的载流子迁移率从而提高了器件的驱动能力。
Description
技术领域
本发明涉及半导体器件领域，特别是涉及一种改进外延边缘的半导体器件结构及其制造方法。
背景技术
当前通过单一缩减特征尺寸来降低成本的方法已经遇到了瓶颈，特别是当特征尺寸降至150nm以下时，很多物理参数不能按比例变化，例如硅禁带宽度Eg、费米势
界面态及氧化层电荷Qox、热电势Vt以及pn结自建势等等，这些将影响按比例缩小的器件性能。
为了进一步改进器件性能，人们将应力引入MOSFET沟道区，用来改善载流子的迁移率。例如在晶面为(100)的晶片上，沟道区晶向为<110>，在PMOS中沿着纵轴方向(沿源漏方向)的应力需要为压力，沿着横轴方向的应力需要为张力；而在NMOS中沿着纵轴方向的应力需要为张力，而沿着横轴方向的应力为压力。也即将沿着源(Source，简称S)-漏(Drain，简称D)方向的张力引入NMOS沟道；而将沿着S-D方向的压力引入PMOS沟道。常用的对PMOS沟道施加压应力的方法，是沿着S-D方向在源漏区上外延生长出SiGe应力层，由于SiGe晶格常数大于Si，故S/D的应力层会对于其之间的沟道区施加压应力，增大了空穴的迁移率从而增大了PMOS的驱动电流。同样，在源漏区上外延生长晶格常数小于Si的Si:C应力层可对NMOS沟道提供张力。
但是，由于SiGe是在Si上选择性外延生长的，不同的晶面具有不同的外延生长速度，例如在(111)晶面上SiGe外延生长最慢，因此在源漏应变工艺集成中外延SiGe具有较大的边缘效应。
附图1至6显示了现有技术的在源漏区上外延生长SiGe的剖面示意图。
首先，如图1所示，刻蚀形成浅沟槽。附图1A为器件的侧视剖面图，附图1B为器件的顶视图，以下若无特殊说明，某图A代表侧视剖面图而某图B代表其相应的顶视图。在衬底1上沉积垫氧化层或氮化硅层2，通过常规的掩模曝光刻蚀形成浅沟槽，其中，衬底晶面为(100)，沟道区晶向为<110>，垫氧化层或氮化硅层2通常为矩形，与有源区相对应，被浅沟槽包围。
其次，如图2所示，沉积形成浅沟槽隔离。在刻蚀形成的浅沟槽中填充氧化物，例如CVD沉积或热氧化法生成二氧化硅，随后通过例如化学机械抛光(CMP)的方法平坦化氧化物层直至露出衬底1，从而形成浅沟槽隔离STI 3。在填充氧化物之前，还可以在浅沟槽中沉积STI衬垫层(未示出)，其材质为氧化物或氮化硅，用作后续选择性外延生长SiGe或SiC的应力衬垫层。
再次，如图3所示，形成栅极堆叠结构。在衬底1上沉积栅介质层4，其材质可为氧化硅或高k材料的氧化铪等等；在栅介质层4上沉积栅电极层5，其材质为多晶硅或金属；掩模曝光刻蚀形成栅堆叠结构；在整个结构上沉积例如为氮化硅的绝缘隔离层并刻蚀，只在栅堆叠结构周围留下隔离侧墙6。
接着，如图4所示，光刻形成源漏凹槽，位于STI3内侧且位于隔离侧墙6两侧，对应于后续要形成的PMOS的源漏区域。
然后，如图5所示，外延生长SiGe应力层7。由于STI衬垫层材质与外延层7不同或不相近，不能作为外延层7的晶种层，也即外延生长的SiGe或SiC层与衬垫层以及STI3之间仍然存在晶格不匹配。而由于SiGe在(111)面上生长最慢，因此在STI3的边缘处也即与外延生长的SiGe的界面处会形成图5A所示的倾斜的侧面，该侧面为(111)面。该侧面形成的空隙会减小源漏区SiGe中的压应力，使得空穴迁移率降低，PMOS驱动能力变弱。图5C为图5结构沿垂直于源漏的BB’方向的剖面图，类似地，以下若无特别说明，某图C即为相应结构沿垂直于源漏的BB’方向的剖面图。
最后，如图6所示，在源漏区上形成硅化物。在外延生长的S iGe应力层7上沉积材质为Ni、Ti或Co的金属，退火以形成相应的金属硅化物，剥除未反应的金属，即在SiGe应力层7上留下接触层8。
由图6可见，SiGe的厚度在浅沟槽隔离STI边缘处要薄很多，因此源漏区中SiGe沿纵轴AA’方向以及横轴BB’方向的应力均降低了；而在边缘区域的硅化物的接触层8可能接触底部的硅区域，这很可能将增大结泄漏电流。与PMOS类似的，SiC在NMOS的STI边缘处也将变薄，从而降低了驱动能力。
有鉴于此，需要一种能有效提供应力以增强CMOS驱动能力且减小结泄漏电流的新型半导体器件及其制造方法。
发明内容
本发明的目的在于防止半导体器件应力层与浅沟槽隔离之间出现空隙而使得应力减小。
为此，本发明提供了一种半导体器件，包括：衬底；浅沟槽隔离，嵌于所述衬底中，且形成至少一个开口区；沟道区，位于所述开口区内；栅堆叠，包括栅介质层和栅电极层，位于所述沟道区上方；源漏区，位于所述沟道区的两侧，包括为所述沟道区提供应变的应力层；其中，所述浅沟槽隔离和所述应力层之间具有衬垫层，作为所述应力层的晶种层；以及，所述衬底与所述浅沟槽隔离之间具有衬垫层和垫氧化层。
其中，对于pMOSFET，所述应力层包括外延生长的Si1-xGex，对于nMOSFET，所述应力层包括外延生长的Si1-yCy，其中xy均大于0小于1。
其中，所述衬垫层包括Si1-xGex、Si1-x-yGexCy或Si1-yCy，其中xy均大于0小于1。其中，x介于0.15至0.7范围内，y介于0.002至0.02范围内。
其中，所述衬垫层的厚度为1-20nm。
其中，所述应力区与所述浅沟槽隔离的顶部齐平。
其中，所述源漏区还具有位于所述栅堆叠下方的源漏延伸区。
本发明还提供了一种半导体器件制造方法，包括：在衬底中形成浅沟槽；在所述浅沟槽的底部以及侧面依次形成垫氧化层和衬垫层，其中所述衬垫层作为应力层的晶种层；在所述浅沟槽中且在所述衬垫层上形成隔离材料，构成浅沟槽隔离，所述浅沟槽隔离包围至少一个开口区；在所述开口区内形成栅堆叠；在所述栅堆叠两侧形成源漏区，所述栅堆叠下方的所述源漏区之间形成为沟道区，所述源漏区包括为所述沟道区提供应变的应力层。
其中，对于pMOSFET，所述应力层包括外延生长的Si1-xGex，对于nMOSFET，所述应力层包括外延生长的Si1-yCy，其中xy均大于0小于1。
其中，所述衬垫层包括Si1-xGex、Si1-x-yGexCy或Si1-yCy，其中xy均大于0小于1。其中，x介于0.15至0.7范围内，y介于0.002至0.02范围内。
其中，所述衬垫层的厚度为1-20nm。
其中，所述应力层与所述浅沟槽隔离的顶部齐平。
其中，所述隔离材料为二氧化硅。
其中，形成所述源漏区的步骤具体包括：在所述栅堆叠两侧的衬底中在掩膜的保护下刻蚀形成源漏凹槽；侧向刻蚀所述栅堆叠下方的所述衬底形成侧面凹槽；去除所述源漏凹槽侧面的所述垫氧化层和顶部的掩膜，暴露所述衬垫层；在所述源漏凹槽中外延生长所述应力层，与所述衬垫层相接。
其中，采用干法刻蚀所述源漏凹槽。
其中，采用TMAH湿法腐蚀所述侧面凹槽。
本发明在STI和源漏区应力层中间插入一个与源漏区应力层材质相同或相近的衬垫层作为外延生长的晶种层或成核层，借此而消除了STI边缘效应，也即消除了STI与源漏区应力层之间的空隙，防止了应力的减小，提高了MOS器件的载流子迁移率从而提高了器件的驱动能力。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至6为现有技术的形成MOS源漏区应力层的步骤剖面图；以及
图7至13为依照本发明的形成带衬垫层的MOS源漏区应力层的步骤剖面图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构和方法步骤。这些修饰除非特别说明并非暗示所修饰器件结构及其方法步骤的空间、次序或层级关系。
附图7至13显示了依照本发明的在源漏区上外延生长SiGe的剖面示意图。
首先，如图7所示，通过常规的掩模曝光刻蚀衬底10形成包围了一个开口区(或有源区)的浅沟槽，然后在衬底10上以及浅沟槽中沉积垫氧化层20。其中，衬底10可为体硅或绝缘体上硅(SOI)，也可为SiGe、SiC、蓝宝石、GaAs、InSb、GaN等常用的半导体衬底材料。优选地，衬底10采用体硅或SOI。衬底晶面为(100)，沟道区晶向为<110>。垫氧化层20完全覆盖了浅沟槽的底面和侧面以及衬底10有源区的表面，其厚度非常薄，例如仅5nm以下。之后，在垫氧化层20上选择性外延生长一薄层的衬垫层30(由于垫氧化层20非常薄，因此沉积在其上的半导体材质可以穿透该垫氧化层而与衬底10中半导体材质反应或扩散，从而形成衬垫层30)，衬垫层30与垫氧化层20是保形的，也即衬垫层30完全覆盖在垫氧化层20上从而分布在浅沟槽底面、侧面以及有源区表面上。衬垫层30的材质为Si1-xGex、Si1-x-yGexCy或Si1-yCy，其中xy均大于0小于1，x优选为介于0.15至0.7范围内，y优选地介于0.002至0.02范围内。对于PMOS而言，衬垫层30优选为与PMOS源漏区应力层同材质的Si1-xGex；对于NMOS而言，衬垫层30优选为与NMOS源漏区应力层同材质的Si1-yCy。衬垫层30的作用是在后续外延生长源漏区应力层时，以衬垫层30为成核层或晶种层，完全填充因SiGe在(111)晶面上生长缓慢而引起的STI 40与源漏区应力层之间的空隙。该薄层的衬垫层30的厚度例如是1至20nm。
其次，如图8所示，去除有源区顶部的衬垫层30和垫氧化层20，并在浅沟槽中填充绝缘材料形成浅沟槽隔离(STI)40。使用氢氟酸湿法刻蚀、氟基气体等离子干法刻蚀、或者化学机械抛光(CMP)去除有源区顶部的衬垫层30和垫氧化层20，仅在浅沟槽中留下衬垫层30和垫氧化层20。随后在浅沟槽中填充隔离材料，隔离材料可为氧化物，例如CVD沉积或热氧化法生成二氧化硅，随后通过例如化学机械抛光(CMP)的方法平坦化氧化物层直至露出衬底10，从而形成浅沟槽隔离(STI)40。此时，在STI40与衬底10之间具有衬垫层30与垫氧化层20的双层层叠结构，其中垫氧化层20为稍后TMAH各向异性湿法腐蚀硅应力晶种层的保护层。
再次，如图9所示，在有源区上形成栅极堆叠结构。在衬底10上沉积栅介质层50，其材质可为氧化硅或高k材料的氧化铪等等；在栅介质层50上沉积栅电极层60，其材质为多晶硅或金属；掩模曝光刻蚀形成栅堆叠结构；在整个结构上沉积例如为氮化硅的绝缘隔离层并刻蚀，只在栅堆叠结构周围留下隔离侧墙70。
接着，如图10所示，掩模曝光并各向异性地刻蚀形成源漏凹槽11，位于STI40内侧且位于隔离侧墙70两侧，对应于后续要形成的PMOS/NMOS的源漏区域。优选地，源漏凹槽11的深度小于STI40的厚度(或高度)，以便实现良好的绝缘隔离。优选采用在SiO2或者SiN掩膜(图中所示为附图标记71)的保护下干法刻蚀形成源漏凹槽11，例如采用氟基、氯基、氧基等离子体刻蚀。值得注意的是，刻蚀形成源漏凹槽11的过程中，STI40(侧壁)与衬底10之间的部分垫氧化层20、衬垫层30会暴露在源漏凹槽11的侧面。
然后，如图11所示，侧向刻蚀源漏凹槽11，使得栅极堆叠结构下方的衬底10中形成侧面凹槽12。例如是采用TMAH湿法刻蚀液各向异性侧向腐蚀衬底10。此时，由于垫氧化层30的保护，衬垫层20不会被刻蚀。侧面凹槽12用于控制源漏区几何形状，使得未来形成的源漏区有一部分位于栅极堆叠结构下方，更加靠近沟道从而构成源漏延伸区，改进提高器件的性能，例如减小DIBL效应、避免源漏穿通。
接着，如图12所示，去除源漏凹槽11侧面暴露的部分垫氧化层20以及顶部的掩膜71，使得部分衬垫层30暴露在源漏凹槽11中。这是为了使得未来形成的源漏区直接与衬垫层30衔接，从而消除了STI边缘效应，也即消除了STI与源漏区应力层之间的空隙，防止了应力的减小。
最后，如图13所示，外延生长应力层80，以作为器件的源漏区，也即应力层80也作为源漏区80。由于衬垫层30材质与应力层80相近或相同，外延生长时消除了可能存在的空隙也即消除了STI边缘效应，防止了应力减小，保持或提高了载流子迁移率，提高了MOS驱动能力。特别地，外延生长的应力层80的顶面虽然如图13所示比STI40的顶面要高，但是，优选地，应力层80的顶面与STI40的顶面大致齐平，以防止应力从应力层80高于STI40的地方泄漏而减小了实际施加的应力，从而防止了驱动能力降低。对于PMOS而言，应力层80优选为Si1-xGex；对于NMOS而言，应力层80优选为Si1-yCy。其中xy均大于0小于1，x优选为介于0.15至0.7范围内，y优选地介于0.002至0.02范围内。
最后，在源漏区应力层80上形成硅化物。在外延生长的应力层80上沉积材质为Ni、Ti或Co的金属，退火以形成相应的金属硅化物，剥除未反应的金属，即在应力层80上留下接触层(图13中未示出)。
最后形成的器件结构如图13所示：浅沟槽隔离(STI)40位于衬底10中，STI40包围有半导体开口区，器件的沟道区位于该半导体开口区内；栅介质层50位于衬底10的沟道区上方，栅电极层60位于栅介质层50上，栅介质层50与栅电极层60构成栅极堆叠结构，隔离侧墙70位于栅极堆叠结构周围；源漏区80也即应力层80位于栅极堆叠结构两侧，由能增加应力的材料构成，对于PMOS而言，应力层80优选为Si1-xGex；对于NMOS而言，应力层80优选为Si1-yCy，其中xy均大于0小于1；源漏区80或应力层80与STI40之间具有衬垫层30，衬垫层30的材质与应力层80材质相同或相近，例如为Si1-xGex、Si1-x-yGexCy或Si1-yCy，其中xy均大于0小于1，x优选为介于0.15至0.7范围内，y优选地介于0.002至0.02范围内；衬底10与STI40之间具有衬垫层30以及垫氧化层20；应力层80顶部还可具有金属硅化物(未示出)。特别地，应力层80顶部与STI40的顶部齐平。
以上公开了PMOS源漏区应力层80的形成工艺，对于NMOS而言，工艺步骤类似，区别仅在于衬垫层30的材质对应于SiC的源漏应力层80而变为Si1-yCy。
本发明在STI和源漏区应力层中间插入一个与源漏区应力层材质相同或相近的衬垫层作为外延生长的晶种层或成核层，借此而消除了STI边缘效应，也即消除了STI与源漏区应力层之间的空隙，防止了应力的减小，提高了MOS器件的载流子迁移率从而提高了器件的驱动能力。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (17)
1.一种半导体器件，包括：
衬底；
浅沟槽隔离，嵌于所述衬底中，且形成至少一个开口区；
沟道区，位于所述开口区内；
栅堆叠，包括栅介质层和栅电极层，位于所述沟道区上方；
源漏区，位于所述沟道区的两侧，包括为所述沟道区提供应变的应力层；
其中，所述浅沟槽隔离和所述应力层之间具有衬垫层，作为所述应力层的晶种层；以及，所述衬底与所述浅沟槽隔离之间具有衬垫层和垫氧化层。
2.如权利要求1所述的半导体器件，其中，对于pMOSFET，所述应力层包括外延生长的Si1-xGex，对于nMOSFET，所述应力层包括外延生长的Si1-yCy，其中xy均大于0小于1。
3.如权利要求1所述的半导体器件，其中，所述衬垫层包括Si1-xGex、Si1-x-yGexCy或Si1-yCy，其中xy均大于0小于1。
4.如权利要求3所述的半导体器件，其中，x介于0.15至0.7范围内，y介于0.002至0.02范围内。
5.如权利要求1所述的半导体器件，其中，所述衬垫层的厚度为1-20nm。
6.如权利要求1所述的半导体器件，其中，所述应力区与所述浅沟槽隔离的顶部齐平。
7.如权利要求1所述的半导体器件，其中，所述源漏区还具有位于所述栅堆叠下方的源漏延伸区。
8.一种半导体器件制造方法，包括：
在衬底中形成浅沟槽；
在所述浅沟槽的底部以及侧面依次形成垫氧化层和衬垫层，其中所述衬垫层作为应力层的晶种层；
在所述浅沟槽中且在所述衬垫层上形成隔离材料，构成浅沟槽隔离，所述浅沟槽隔离包围至少一个开口区；
在所述开口区内形成栅堆叠；
在所述栅堆叠两侧形成源漏区，所述栅堆叠下方的所述源漏区之间形成为沟道区，所述源漏区包括为所述沟道区提供应变的应力层。
9.如权利要求8所述的半导体器件制造方法，其中，对于pMOSFET，所述应力层包括外延生长的Si1-xGex，对于nMOSFET，所述应力层包括外延生长的Si1-yCy，其中xy均大于0小于1。
10.如权利要求8所述的半导体器件制造方法，其中，所述衬垫层包括Si1-xGex、Si1-x-yGexCy或Si1-yCy，其中xy均大于0小于1。
11.如权利要求10所述的半导体器件制造方法，其中，x介于0.15至0.7范围内，y介于0.002至0.02范围内。
12.如权利要求8所述的半导体器件制造方法，其中，所述衬垫层的厚度为1-20nm。
13.如权利要求8所述的半导体器件制造方法，其中，所述应力层与所述浅沟槽隔离的顶部齐平。
14.如权利要求8所述的半导体器件制造方法，其中，所述隔离材料为二氧化硅。
15.如权利要求8所述的半导体器件制造方法，其中，形成所述源漏区的步骤具体包括：
在所述栅堆叠两侧的衬底中在掩膜的保护下刻蚀形成源漏凹槽；
侧向刻蚀所述栅堆叠下方的所述衬底形成侧面凹槽；
去除所述源漏凹槽侧面的所述垫氧化层和顶部的掩膜，暴露所述衬垫层；
在所述源漏凹槽中外延生长所述应力层，与所述衬垫层相接。
16.如权利要求15所述的半导体器件制造方法，其中，采用干法刻蚀所述源漏凹槽。
17.如权利要求15所述的半导体器件制造方法，其中，采用TMAH湿法腐蚀所述侧面凹槽。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103681355A (zh) * | 2013-12-18 | 2014-03-26 | 北京大学 | 制备准soi源漏场效应晶体管器件的方法 |
| CN108242399A (zh) * | 2016-12-27 | 2018-07-03 | 丰田自动车株式会社 | 开关元件的制造方法 |
| CN112864239A (zh) * | 2021-03-17 | 2021-05-28 | 长江存储科技有限责任公司 | 场效应晶体管及其制备方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1797736A (zh) * | 2004-12-03 | 2006-07-05 | 台湾积体电路制造股份有限公司 | 调整晶体管的浅沟渠隔离结构应力的方法 |
| US20070018205A1 (en) * | 2005-07-21 | 2007-01-25 | International Business Machines Corporation | STRUCTURE AND METHOD FOR IMPROVED STRESS AND YIELD IN pFETS WITH EMBEDDED SiGe SOURCE/DRAIN REGIONS |
| US20080157200A1 (en) * | 2006-12-27 | 2008-07-03 | International Business Machines Corporation | Stress liner surrounded facetless embedded stressor mosfet |
| US20080290420A1 (en) * | 2007-05-25 | 2008-11-27 | Ming-Hua Yu | SiGe or SiC layer on STI sidewalls |
| US20090045471A1 (en) * | 2006-02-27 | 2009-02-19 | Fujitsu Limited | Semiconductor device fabricated by selective epitaxial growth method |
| US20090302348A1 (en) * | 2008-06-10 | 2009-12-10 | International Business Machines Corporation | Stress enhanced transistor devices and methods of making |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101369907B1 (ko) * | 2007-10-31 | 2014-03-04 | 주성엔지니어링(주) | 트랜지스터 및 그 제조 방법 |
| JP2010010403A (ja) * | 2008-06-27 | 2010-01-14 | Sony Corp | 半導体装置およびその製造方法 |
| CN101625990B (zh) * | 2008-07-08 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | 间隙壁刻蚀中消除微沟槽的方法 |
| KR20100046406A (ko) * | 2008-10-27 | 2010-05-07 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조방법 |
-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1797736A (zh) * | 2004-12-03 | 2006-07-05 | 台湾积体电路制造股份有限公司 | 调整晶体管的浅沟渠隔离结构应力的方法 |
| US20070018205A1 (en) * | 2005-07-21 | 2007-01-25 | International Business Machines Corporation | STRUCTURE AND METHOD FOR IMPROVED STRESS AND YIELD IN pFETS WITH EMBEDDED SiGe SOURCE/DRAIN REGIONS |
| US20090045471A1 (en) * | 2006-02-27 | 2009-02-19 | Fujitsu Limited | Semiconductor device fabricated by selective epitaxial growth method |
| US20080157200A1 (en) * | 2006-12-27 | 2008-07-03 | International Business Machines Corporation | Stress liner surrounded facetless embedded stressor mosfet |
| US20080290420A1 (en) * | 2007-05-25 | 2008-11-27 | Ming-Hua Yu | SiGe or SiC layer on STI sidewalls |
| US20090302348A1 (en) * | 2008-06-10 | 2009-12-10 | International Business Machines Corporation | Stress enhanced transistor devices and methods of making |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103681355A (zh) * | 2013-12-18 | 2014-03-26 | 北京大学 | 制备准soi源漏场效应晶体管器件的方法 |
| WO2015089951A1 (zh) * | 2013-12-18 | 2015-06-25 | 北京大学 | 制备准soi源漏场效应晶体管器件的方法 |
| US9349588B2 (en) | 2013-12-18 | 2016-05-24 | Peking University | Method for fabricating quasi-SOI source/drain field effect transistor device |
| CN108242399A (zh) * | 2016-12-27 | 2018-07-03 | 丰田自动车株式会社 | 开关元件的制造方法 |
| CN108242399B (zh) * | 2016-12-27 | 2021-02-23 | 株式会社电装 | 开关元件的制造方法 |
| CN112864239A (zh) * | 2021-03-17 | 2021-05-28 | 长江存储科技有限责任公司 | 场效应晶体管及其制备方法 |
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