CN103460386A - 半导体装置及其制造方法 - Google Patents

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Abstract

在制造半导体装置的终端构造时，存在离子注入的工序或者光刻工序的数量增加而制造成本增加的情况。为了解决该问题，提供一种半导体装置，具备：n型的漂移层，形成于半导体基板上；元件区域，形成于漂移层的表层部；凹槽部，从元件区域隔开规定的间隔在外侧的漂移层中环状地形成；以及p型的杂质区域，从凹槽部的底部到凹槽部的内侧被形成，相比于有凹槽部的部位，在无凹槽部的部位更厚。

Description

半导体装置及其制造方法
技术领域
本发明涉及碳化硅半导体装置等半导体装置，特别涉及用作功率用半导体装置的半导体装置的电场缓和构造。
背景技术
已知使用了碳化硅（SiC）的功率用半导体装置是温度特性以及耐压特性优良的器件。另外，在该功率用半导体装置的活性区域的外缘部，设置了被称为终端构造的电场缓和构造。
例如，作为是功率用半导体装置的1种的肖特基势垒二极管元件的终端构造，已知在肖特基电极的外周的半导体区域中，设置与肖特基电极中央下部的半导体区域不同的导电性的区域，使该区域的杂质浓度朝向元件的外周阶段性地变小的Junction Termination Extension（结终端扩展）（JTE）构造（专利文献1等）。另外，还已知关于多个杂质浓度的区域，除了元件的平面方向以外，在深度方向上也组合地使终端构造的杂质面密度朝向元件的外周阶段性地变小的构造（专利文献2等）。
为了形成这样的使杂质浓度、杂质面密度阶段性地变化的构造，针对各个区域进行了离子注入或者外延生长等杂质添加工序，但因此为了形成阶段性地变化的构造，需要经过与其对应的制造工序数，存在制造工序增加的情况。如果制造工序增加，则制造成本与该增加的工序量对应地增加。
另一方面，在半导体制造方法中，已知几种不使光刻工序数增加而形成杂质浓度不同的多个区域的尝试。例如，已知在使用掩模而对半导体层进行离子注入时，在以规定的掩模形状以规定的密度注入了离子之后，使掩模缩减并后退且以其他密度注入离子的方法（专利文献3等）；通过设置经由使离子部分地透过的膜注入离子的部分，同时形成不经由部分性地透过的膜而注入离子的区域和在深度方向上杂质浓度分布不同的区域的方法（专利文献4等）；以及在掩模中设置阶梯、倾斜剖面形状部分，通过该掩模对杂质进行了离子注入之后使杂质热扩散的方法（专利文献5等）。
另外，已知具有2个阶段的倾斜构造的对准标志（例如，专利文献6等）。
专利文献1：日本特表2001-508950号公报
专利文献2：日本特开2003-303956号公报
专利文献3：日本特开昭61-59868号公报
专利文献4：日本特开平8-321516号公报
专利文献5：日本特开平9-8050号公报
专利文献6：日本特开2007-273727号公报
发明内容
但是，根据专利文献1～5那样的利用离子注入的掺杂方法，光刻工序以外的离子注入工序自身不减少等，从制造成本的降低这样的观点来看，存在制造工序的简化并不充分的情况。另外，难以应用于使用了杂质浓度的扩散不容易的碳化硅的半导体装置。
本发明是为了解决上述那样的课题而完成的，其目的在于得到一种半导体装置，无需使离子注入的工序以及光刻工序的数量增加，而能够容易地制造半导体装置的终端构造。
另外，本发明的目的在于提供一种制造方法，无需使离子注入的工序以及光刻工序的数量增加，而能够容易地制造半导体装置的终端构造。
本发明的半导体装置，具备：第1导电类型的漂移层，形成于半导体基板的第1主面上；元件区域，形成于漂移层的表层部；凹槽部，从元件区域隔开规定的间隔而在外侧的漂移层中环状地形成；以及第2导电类型的杂质区域，从凹槽部的底部到凹槽部的内侧形成，有凹槽部的部位的厚度小于无凹槽部的部位的厚度。
另外，本发明的半导体装置的制造方法，具备：在半导体基板上形成第1导电类型的漂移层的工序；在漂移层中以包围成为元件区域的区域的方式形成环状的凹槽部的工序；在凹槽部以及漂移层的表面上形成平坦化膜的工序；以及在平坦化膜上形成使从凹槽部的底部到凹槽部的内侧的规定的位置的部位成为开口的抗蚀剂掩模而向漂移层离子注入第2导电类型的杂质的工序。
根据本发明，无需使离子注入工序以及光刻工序的数量增加，而能够容易地制造具有具备高的电场缓和性能的终端构造的半导体装置，能够降低制造成本。
附图说明
图1是示意地示出本发明的实施方式1中的半导体装置的剖面示意图。
图2是示意地示出本发明的实施方式1中的半导体装置的俯视图。
图3是示意地示出本发明的实施方式1中的半导体装置的制造方法的剖面示意图。
图4是示意地示出本发明的实施方式1中的半导体装置的剖面示意图。
图5是示意地示出本发明的实施方式1中的半导体装置的剖面示意图。
图6是示意地示出本发明的实施方式2中的半导体装置的剖面示意图。
图7是示意地示出本发明的实施方式2中的半导体装置的制造方法的剖面示意图。
图8是示意地示出本发明的实施方式3中的半导体装置的剖面示意图。
图9是示意地示出本发明的实施方式3中的半导体装置的制造方法的剖面示意图。
图10是示意地示出本发明的实施方式4中的半导体装置的剖面示意图。
图11是示意地示出本发明的实施方式4中的半导体装置的制造方法的剖面示意图。
图12是示意地示出本发明的实施方式4中的半导体装置的制造方法的剖面示意图。
（符号说明）
1：半导体基板；2：漂移层；3：阱区域；4：源区域；5：栅绝缘膜；6：栅电极；7：层间绝缘膜；8：源电极；9：漏电极；13：杂质区域；17：绝缘膜；18：阳极电极；19：阴极电极；20：布线电极；30：对准标志；31：凹槽部；51、53、55、57、59：抗蚀剂掩模；52、56：平坦化膜。
具体实施方式
实施方式1.
首先，说明本发明的实施方式1中的半导体装置的结构。图1是示出本发明的实施方式1中的半导体装置的剖面示意图。
图1是作为使用了碳化硅半导体的肖特基势垒二极管的半导体装置的剖面示意图。在图1中，在半导体基板1的第1主面上形成了漂移层2。在漂移层2的表面上形成了阳极电极18（肖特基电极）。
在从阳极电极18的端部离开规定的距离的外侧的漂移层2的表层部，设置了凹槽（凹陷）部31，从阳极电极18的端部到凹槽部31的底部形成了杂质区域13。
杂质区域13被形成为在无凹槽部31的第1杂质区域13a深、在凹槽部31的下部的第2杂质区域13b浅。另外，在凹槽部31的更外侧的漂移层2的表层部，设置了成为对准标志30的凹槽构造。
进而，在半导体基板1的第1主面的相反侧，与第2主面相接地，形成了阴极电极19，在阳极电极18的上部形成了布线电极（金属化电极）20。另外，从阳极电极18、布线电极20的上部到设置了凹槽构造的漂移层2的上部，形成了绝缘膜17。
图2是示出本发明的实施方式1中的半导体装置的俯视图。在图2中，作为凹槽构造的凹槽部31和对准标志30以及阳极电极18用虚线表示，为了主要使凹槽构造与杂质区域13的关系变得明确，使凹槽构造和杂质区域13以外透明地记载。
在图2中，在形成了阳极电极18的元件区域的周围，形成了被称为终端构造的电场缓和构造。杂质区域13从阳极电极18的端部的下部、即凹槽部31的内侧（元件区域侧）环状地形成至凹槽部31的底部的中段。另外，对准标志30在凹槽部31的外侧孤立地形成。
此处，半导体基板1是低电阻n型碳化硅基板。漂移层2是n型碳化硅半导体层，根据该二极管的耐压规格，在厚度是4～150μm、杂质浓度是5×1014～3×1016cm-3的范围等内形成。凹槽部31以及对准标志30的深度是0.1μm以上即可，例如，是0.3μm以上、0.8μm以下等即可。
第1杂质区域13a以及第2杂质区域13b都以p型碳化硅半导体形成，第2杂质区域13b的杂质面密度被设定为小于第1杂质区域13a的杂质面密度。此处，杂质面密度是指，对杂质区域的厚度（深度）乘以杂质区域的每单位体积的杂质密度而得到的结果。虽然还依赖于二极管的耐压规格，但第1杂质区域13a以及第2杂质区域13b的杂质体积密度是1×1017～1×1019cm-3等范围即可。
另外，阳极电极18的材料是Ti等即可，阴极电极19的材料是Ni等即可。另外，布线电极20是低电阻的Al、Cu等即可。
进而，绝缘膜17既可以是SiN、SiO2等无机系绝缘膜，也可以是聚酰亚胺等有机系绝缘膜。
接下来，说明作为本实施方式的半导体装置的碳化硅肖特基势垒二极管的制造方法。图3是说明本实施方式的半导体装置的制造方法的剖面示意图。
首先，如图3（a）所示，在表面具有外延生长了的漂移层2的半导体基板1的漂移层2的表面上，形成在规定的部位具有开口的抗蚀剂掩模51，通过抗蚀剂掩模51对漂移层2的一部分进行蚀刻。抗蚀剂掩模51的开口设置于之后成为凹槽部31的部位、以及成为对准标志30的部位。
蚀刻通过反应性离子蚀刻（RIE）等干蚀刻法进行即可。另外，成为凹槽部31以及对准标志30的凹槽构造的蚀刻的深度是相同的深度，设为0.1μm以上，使得作为对准标志，读取变得容易。
接下来，如图3（b）所示，去除在图3（a）中形成的抗蚀剂掩模51，在设置了凹槽部31以及对准标志30的漂移层2的整个表面上，形成平坦化膜52。进而，在该平坦化膜52上，形成抗蚀剂掩模53。在抗蚀剂掩模53中，在与杂质区域13对应的部位，预先设置开口。
此处，使平坦化膜52的膜厚大于凹槽部31的深度，以使即使在凹槽部31以外的部位也涂敷平坦化膜52。优选地，平坦化膜52的膜厚在无凹槽构造的部位是凹槽构造的深度程度的2倍以内等即可，例如，是0.1～0.8μm等即可。
接下来，如图3（c）所示，通过平坦化膜52以及抗蚀剂掩模53，注入用于形成杂质区域13的离子。在形成p型的杂质区域13的情况下，注入Al、B等p型杂质即可，并且，加速能量虽然还依赖于平坦化膜52的厚度、离子种类，但成为200～700KeV、优选350～500KeV等即可。接下来，如图3（d）所示，在去除了平坦化膜52以及抗蚀剂掩模53之后，进行注入离子的活性化热处理，在漂移层2侧，形成阳极电极18、布线电极20、绝缘膜17，并且与半导体基板1的第2主面相接地形成阴极电极19，从而能够制造图1所示的碳化硅肖特基势垒二极管。
此处，平坦化膜52是进行旋转涂敷而形成的SOG（Spin OnGlass，旋涂式玻璃）膜等即可，但只要是能够平坦化地涂敷的膜，则不限于此，也可以是粘度小的光致抗蚀剂等。
另外，如果在作为漂移层2的材料的碳化硅半导体与平坦化膜52之间在离子的透过率中有差，则在凹槽部31和无凹槽构造的部位，在离子到达的绝对深度中产生差异，第1杂质区域13a的底面和第2杂质区域13b的底面的深度形成得不同。例如，在平坦化膜52不具有结晶构造，而漂移层2具有结晶构造的情况下，无凹槽构造的部位的平坦化膜52薄，依据漂移层2的结晶面，由于注入离子的沟道作用的影响，第1杂质区域13a的底面有时比第2杂质区域13b的底面更深地形成。
另外，抗蚀剂掩模53的开口部被设定为包括凹槽部31的一方的端。由此，能够变更第1杂质区域13a和第2杂质区域13b的绝对深度（从无凹槽构造的漂移层2表面起的深度），进而，第2杂质区域13b形成于凹槽31部，所以能够对第1杂质区域13a和第2杂质区域13b的厚度设置大的差，使第1杂质区域13a的厚度大于第2杂质区域13b的厚度。因此，在第1杂质区域13a和第2杂质区域13b的杂质面密度中也能够附加大的差，能够提高绝缘耐压。
另外，在碳化硅半导体和平坦化膜52中在离子的透过率中无差的情况下，如图4的剖面示意图所示，第1杂质区域13a和第2杂质区域13b的绝对深度有时成为相同程度。即使在这样的情况下，由于在第1杂质区域13a和第2杂质区域13b的厚度中有差，所以也能够在第2杂质区域13b的区域中，使杂质面密度小于第1杂质区域13a的区域。另外，在平坦化膜52的离子的透过率高于碳化硅半导体的离子的透过率的情况下，或者由于沟道作用的影响，如图5的剖面示意图所示，有时相比于第1杂质区域13a，第2杂质区域13b的绝对深度更深。即使在这样的情况下，第2杂质区域13b的厚度小于第1杂质区域13a的厚度，能够在第2杂质区域13b的区域中，使杂质面密度小于第1杂质区域13a的区域。
另外，在平坦化膜52不具有结晶构造，而碳化硅半导体具备结晶构造时，在碳化硅半导体的结晶方位中设置了倾斜的情况下，通过还考虑该倾斜来设定离子注入的朝向，能够增大沟道作用的效果，能够比有凹槽构造的部位，进一步增大无凹槽构造的部位的杂质面密度。
这样，根据本实施方式的半导体装置，能够通过简单的构造提高绝缘耐压。另外，根据本实施方式的半导体装置的制造方法，能够容易地制作提供高的绝缘耐压的终端构造，能够降低制造成本。
实施方式2.
说明作为本发明的实施方式2中的半导体装置的碳化硅肖特基势垒二极管的结构。图6是示出本发明的实施方式2中的碳化硅肖特基势垒二极管的剖面示意图。
在本实施方式的半导体装置中，使在实施方式1的半导体装置中凹槽部31以及对准标志30的凹槽构造的侧面相对漂移层2的表面垂直地形成的部分成为锥形形状。关于其他部分，与实施方式1的说明相同，所以省略详细的说明。
在图6中，在阳极电极18的端部的下部的漂移层2的表层部中，以跨越阳极电极18的端部的内外的方式形成了杂质区域13。在比阳极电极18的端部外侧的漂移层2的表层部中，形成了在侧面附加了锥形的凹槽部31，杂质区域13被形成为在无凹槽部31的第1杂质区域13a中深、在凹槽部31的下部的第2杂质区域13b浅。此处，第2杂质区域13b在平面方向上，形成至有凹槽部31的位置。
另外，在凹槽构造的进一步外侧的漂移层2的表层部，设置了成为对准标志30的、侧面成为锥形形状的凹槽构造。
凹槽部31以及对准标志30的凹槽构造的侧面的锥形角度相对漂移层2的表面是45°以上等即可、例如是45～75°等即可。
接下来，说明作为本实施方式的半导体装置的碳化硅肖特基势垒二极管的制造方法。图7是说明本实施方式的半导体装置的制造方法的剖面示意图。
首先，如图7（a）所示，在表面具有外延生长了的漂移层2的半导体基板1的漂移层2的表面上，形成在规定的部位具有开口的抗蚀剂掩模51，通过抗蚀剂掩模51将漂移层2的一部分蚀刻为锥形形状。蚀刻通过反应性离子蚀刻（RIE）等干蚀刻法进行即可。
接下来，如图7（b）所示，去除在图7（a）中形成的抗蚀剂掩模51，在漂移层2的整个表面上形成平坦化膜52。进而，在该平坦化膜52上形成抗蚀剂掩模53。在抗蚀剂掩模53中，在与杂质区域13对应的部位预先设置开口。
接下来，如图7（c）所示，通过平坦化膜52以及抗蚀剂掩模53，注入用于形成杂质区域13的为p型的杂质的离子。接下来，如图7（d）所示，在去除了平坦化膜52以及抗蚀剂掩模53之后，在漂移层2侧，形成阳极电极18、布线电极20、绝缘膜17，并且与半导体基板1的第2主面相接地形成阴极电极19，从而能够制造图6所示的碳化硅肖特基势垒二极管。
根据本实施方式的半导体装置，除了能够在跨越凹槽部31的内外的杂质区域13中形成多个杂质面密度的区域以外，还能够以与多个杂质面密度的区域的边界区域邻接的2个区域的杂质面密度之间的杂质面密度，形成杂质面密度逐渐变化的区域，能够得到进一步提高了电场缓和性能的终端构造的半导体装置。另外，能够容易地制造具有这样的提高了电场缓和性能的终端构造的半导体装置，能够降低制造成本。
实施方式3.
说明作为本发明的实施方式3中的半导体装置的碳化硅肖特基势垒二极管的结构。图8是示出本发明的实施方式3中的半导体装置的剖面示意图。
在本实施方式的半导体装置中，使在实施方式2的半导体装置中为1级的凹槽构造成为2级。关于其他部分，与实施方式2的说明相同，所以省略详细的说明。
图8是作为使用了碳化硅半导体的肖特基势垒二极管的半导体装置的剖面示意图。在图8中，漂移层2的表层部中设置的对准标志30以及凹槽部31成为具备2级的阶梯的凹槽构造。凹槽构造的侧面是2级的锥形形状，关于其详细如专利文献6的记载。
杂质区域13被分成第3杂质区域13c、第4杂质区域13d、以及第5杂质区域13e这3个区域，关于其厚度，第4杂质区域13d小于第3杂质区域13c，第5杂质区域13e小于第4杂质区域13d。
另外，杂质面密度按照第3杂质区域13c、第4杂质区域13d、第5杂质区域13e的顺序变小。
接下来，说明作为本实施方式的半导体装置的使用了碳化硅的肖特基势垒二极管的制造方法。图9是说明本实施方式的半导体装置的制造方法的剖面示意图。
首先，如图9（a）所示，在表面具有外延生长了的漂移层2的半导体基板1的漂移层2的表面上的规定的部位形成具有开口的抗蚀剂掩模51a，通过抗蚀剂掩模51a将漂移层2的一部分蚀刻为锥形形状。抗蚀剂掩模51a的开口设置于之后成为凹槽部31a的部位以及成为对准标志30a的部位。
接下来，在去除了抗蚀剂掩模51a之后，如图9（b）所示，形成仅在如图9（a）的说明的那样形成的凹槽部31a以及对准标志30a的底部中具有开口的抗蚀剂掩模51b，通过抗蚀剂掩模51b将凹槽构造的底部蚀刻为锥形形状。
这2次的蚀刻通过干蚀刻等进行即可。另外，将蚀刻的深度设为0.1μm以上，使得能够作为对准标志读取。但是，不使深度超过1μm。锥形角度相对漂移层表面是45°以上，45～75°等即可。
接下来，在去除了抗蚀剂掩模51b之后，如图9（c）所示，在整个面中形成平坦化膜52。进而，在该平坦化膜52上形成其他抗蚀剂掩模53。
在抗蚀剂掩模53中，在与杂质区域13对应的部位中预先设置开口。
接下来，如图9（d）所示，通过平坦化膜52以及抗蚀剂掩模53，注入用于形成杂质区域13的离子。杂质区域13形成于未形成成为肖特基电极18端部的凹槽的漂移层2的表层至凹槽构造的底部的位置。
接下来，如图9（e）所示，在去除了平坦化膜52以及抗蚀剂掩模53之后，在漂移层2侧形成阳极电极18、布线电极20、绝缘膜17，并且与半导体基板1的第2主面相接地形成阴极电极19，从而能够制造图8所示的肖特基势垒二极管。
这样，根据本实施方式的半导体装置，能够通过1次离子注入工序，形成3阶段的面密度的杂质区域，能够容易地得到提供高的绝缘耐压的终端构造。另外，同时，能够得到读取误差少的对准标志30。
进而，通过如本实施方式的半导体装置那样，使凹槽构造的侧面成为锥形形状，能够在3阶段的面密度的杂质区域之间形成杂质面密度的迁移区域，所以能够得到具有更高的电场缓和构造的终端构造的半导体装置。
实施方式4.
说明发明的实施方式4中的半导体装置的结构。图10是示出本发明的实施方式4中的半导体装置的剖面示意图。
在本实施方式的半导体装置中，在实施方式1至3中，将作为肖特基势垒二极管的半导体元件设为金属氧化膜半导体场效应晶体管（MOSFET：Metal Oxide Semiconductor Field Effect Transistor）。关于其他部分，与实施方式1以及2的说明相同，所以省略详细的说明。
图10是作为使用了碳化硅半导体的MOSFET的半导体装置的剖面示意图。在图10中，在由n型的碳化硅构成的半导体基板1上，形成了n型的碳化硅半导体的漂移层2，在其上表面，选择性地形成了p型的阱区域3。进而，在阱区域3的内部的表层部中，选择性地形成了n型的源区域4。另外，在横跨源区域4、阱区域3以及漂移层2的区域上，形成了栅绝缘膜5以及栅电极6，进一步在其上部和元件区域的周边部的漂移层2的上部，形成了层间绝缘膜7。在层间绝缘膜7中，成为向源区域4和阱区域3这2个区域的接点的区域开口，在此形成了源电极8以及布线金属10。另外，在半导体基板1的作为第2主面的背面侧形成了漏电极9。
在形成了MOSFET的元件区域的最外周，在外侧与阱区域3连接地，形成了被称为终端构造的电场缓和构造。在终端构造中，在从元件区域的最外周离开规定的距离的外侧的漂移层2的表层部中，设置了凹槽（凹陷）部31，从最外周的阱区域3到凹槽部31的底部形成了杂质区域13。
杂质区域13被形成为在无凹槽部31的第1杂质区域13a中深、在凹槽部31的下部的第2杂质区域13b中浅。另外，在凹槽构造的进一步外侧的漂移层2的表层部中，设置了成为对准标志30的凹槽构造。
在凹槽部31的上部形成了与层间绝缘膜7相同的绝缘膜。
接下来，说明作为本实施方式的半导体装置的使用了碳化硅的MOSFET的制造方法。图11是说明本实施方式的半导体装置的制造方法的剖面示意图。
首先，如图11（a）所示，在第1主面的表面中具有外延生长了的漂移层2的半导体基板1的漂移层2的表面上，形成在规定的部位具有开口的抗蚀剂掩模55，通过抗蚀剂掩模55对漂移层2的一部分进行蚀刻。蚀刻通过反应性离子蚀刻（RIE）等干蚀刻法进行即可。抗蚀剂掩模55的开口设置于之后成为凹槽构造的部位、以及成为对准标志30的部位。
接下来，如图11（b）所示，去除在图11（a）中形成的抗蚀剂掩模55，在漂移层2的整个表面上中，形成平坦化膜56。进而，在该平坦化膜56之上形成抗蚀剂掩模57。在抗蚀剂掩模57中，在与杂质区域13以及阱区域3对应的部位中预先设置开口。
接下来，如图11（b）所示，通过平坦化膜56以及抗蚀剂掩模57，注入用于形成杂质区域13以及阱区域3的p型的杂质离子。接下来，如图11（c）所示，在去除了平坦化膜56以及抗蚀剂掩模57之后，形成抗蚀剂掩模59，注入用于形成源区域4的n型的杂质离子。在去除了抗蚀剂掩模59之后，进而在漂移层2侧形成源电极9、布线电极10，并且与半导体基板1的第2主面相接地形成漏电极9，从而能够制造图10所示的碳化硅MOSFET。
根据本实施方式的半导体装置，能够通过与MOSFET的阱区域3的形成相同的离子注入工序形成杂质区域13，能够容易地得到具备提高了电场缓和性能的终端构造的MOSFET。另外，能够容易地制造具有这样的提高了电场缓和性能的终端构造的半导体装置，所以能够降低制造成本。
另外，根据本实施方式的半导体装置，凹槽部31以及对准标志30的凹槽构造的侧面相对表面垂直地形成，但也可以如图12的剖面构造的例子所示，使凹槽构造的侧面成为锥形形状，从而除了能够在跨越凹槽部31的内外的杂质区域13中形成多个杂质面密度的区域以外，还能够以与多个杂质面密度的区域的边界区域邻接的2个区域的杂质面密度之间的密度形成密度逐渐变化的区域，能够得到进一步提高了电场缓和性能的终端构造的半导体装置。
另外，在本实施方式的半导体装置中，将在凹槽部31的上部形成的绝缘膜设为与层间绝缘膜7相同的绝缘膜，但在凹槽部31的上部中形成的绝缘膜也可以是与层间绝缘膜7不同的材质的有机材料的绝缘膜等。
另外，在实施方式1～4中，将第1导电类型设为n型、将第2导电类型设为p型而进行了说明，但不限于此，即使将第1导电类型设为p型、将第2导电类型设为n型，也起到同样的效果。
另外，在实施方式1～4中，以碳化硅半导体为例子进行了说明，但即使是GaN等氮化半导体、GaAs、Si等其他半导体材料的半导体装置，也起到同样的效果。
关于碳化硅半导体，需要提高离子注入后的活性化退火温度，使对准标志成为凹槽构造的必要性高，所以如果将本发明应用于碳化硅半导体，则工序削减的效果大，起到更大的效果。另外，关于碳化硅半导体，杂质比其他材料的半导体更难以扩散，所以如果使用本发明来形成杂质区域，则相比于应用于其他材料的半导体，有意地形成杂质区域的杂质浓度分布的效果更显著，在改善电场缓和特性的方面，起到更大的效果。
进而，在实施方式1～4中，作为半导体装置使用MOSFET、肖特基势垒二极管的例子而进行了说明，但本发明的半导体装置不限于此，即使应用于pn二极管、IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极晶体管）等在高电压下使用的功率用半导体装置，也能够得到同样的效果。

Claims (17)

1.一种半导体装置，其特征在于，具备：
第1导电类型的漂移层，形成于半导体基板的第1主面上；
元件区域，形成于所述漂移层的表层部；
凹槽部，从所述元件区域隔开规定的间隔而在外侧的所述漂移层中环状地形成；以及
第2导电类型的杂质区域，从所述凹槽部的底部到所述凹槽部的内侧被形成，有所述凹槽部的部位的厚度小于无所述凹槽部的部位的厚度。
2.根据权利要求1所述的半导体装置，其特征在于，
半导体基板以及漂移层由碳化硅形成，在凹槽部的外侧的漂移层中形成了凹槽构造的对准标志。
3.根据权利要求2所述的半导体装置，其特征在于，
凹槽部和对准标志的深度相同。
4.根据权利要求1至3中的任意一项所述的半导体装置，其特征在于，
相比于有凹槽部的部位，在无所述凹槽部的部位，杂质区域的底部从漂移层的表面起的深度更深。
5.根据权利要求1至3中的任意一项所述的半导体装置，其特征在于，
有凹槽部的部位和无所述凹槽部的部位的杂质区域的底部从漂移层的表面起的深度相同。
6.根据权利要求1至3中的任意一项所述的半导体装置，其特征在于，
相比于有凹槽部的部位，在无所述凹槽部的部位，杂质区域的底部从漂移层的表面起的深度更浅。
7.根据权利要求1至3中的任意一项所述的半导体装置，其特征在于，
凹槽部具备2级的凹槽构造。
8.根据权利要求7所述的半导体装置，其特征在于，
相比于凹槽的深度大的部位，在凹槽的深度小的部位，杂质区域的底部从漂移层的表面起的深度更深。
9.根据权利要求7所述的半导体装置，其特征在于，
在凹槽的深度大的部位和所述凹槽的深度小的部位，杂质区域的底部从漂移层的表面起的深度相同。
10.根据权利要求7所述的半导体装置，其特征在于，
相比于凹槽的深度大的部位，在凹槽的深度小的部位，杂质区域的底部从漂移层的表面起的深度更浅。
11.根据权利要求1至10中的任意一项所述的半导体装置，其特征在于，
凹槽部的侧壁相对漂移层表面是锥形形状。
12.根据权利要求1至11中的任意一项所述的半导体装置，其特征在于，
元件区域中形成的元件是肖特基势垒二极管，
所述元件具备：
肖特基电极，形成于漂移层的表面上；
欧姆电极，与半导体基板的第2主面相接；以及
绝缘膜，形成于凹槽构造的上部。
13.根据权利要求1至11中的任意一项所述的半导体装置，其特征在于，
元件区域中形成的元件是MOSFET，
所述元件具备：
多个第2导电类型的阱区域，形成于漂移层的表层部；
第1导电类型的源区域，形成了所述阱区域的表层的一部分；
栅电极，在所述阱区域的上部隔着栅绝缘膜形成；
源电极，与所述源区域以及所述阱区域连接；
欧姆电极，与半导体基板的第2主面相接地形成；
杂质区域，与位于最外侧的所述阱区域连接；以及
绝缘膜，形成于凹槽构造的上部。
14.一种半导体装置的制造方法，其特征在于，具备：
在半导体基板上形成第1导电类型的漂移层的工序；
在所述漂移层中以包围成为元件区域的区域的方式形成环状的凹槽部的工序；
在所述凹槽部以及所述漂移层的表面上形成平坦化膜的工序；以及
在所述平坦化膜上形成使从所述凹槽部的底部到所述凹槽部的内侧的规定的位置的部位成为开口的抗蚀剂掩模而向所述漂移层离子注入第2导电类型的杂质的工序。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，
半导体基板以及漂移层由碳化硅形成，在形成凹槽部的工序中在所述凹槽部的外侧的所述漂移层中与所述凹槽部同时形成凹槽构造的对准标志。
16.根据权利要求15所述的半导体装置的制造方法，其特征在于，
所述凹槽部和所述凹槽构造的对准标志是2级构造。
17.根据权利要求14至16中的任意一项所述的半导体装置的制造方法，其特征在于，
具备在元件区域中形成肖特基势垒二极管或者MOSFET的工序。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783957A (zh) * 2016-12-27 2017-05-31 西安电子科技大学 碳化硅多台阶沟槽结终端扩展终端结构及其制备方法
CN113053999A (zh) * 2021-03-12 2021-06-29 深圳方正微电子有限公司 金属氧化物半导体晶体管及其制备方法
CN113314417A (zh) * 2020-02-26 2021-08-27 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140086688A (ko) * 2012-12-28 2014-07-08 현대자동차주식회사 쇼트키 배리어 다이오드 및 그 제조 방법
JP2014138048A (ja) * 2013-01-16 2014-07-28 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
US9515136B2 (en) 2014-06-18 2016-12-06 Stmicroelectronics S.R.L. Edge termination structure for a power integrated device and corresponding manufacturing process
KR101943926B1 (ko) * 2018-04-19 2019-01-31 주식회사 예스파워테크닉스 SiC를 이용한 반도체에서의 마스크 정렬 방법
JP6861914B1 (ja) * 2020-07-08 2021-04-21 三菱電機株式会社 半導体装置及び半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001508950A (ja) * 1997-01-21 2001-07-03 エービービー リサーチ リミテッド 炭化珪素ショットキーダイオードの接合止端
US20020063300A1 (en) * 2000-11-29 2002-05-30 Takeshi Miyajima Semiconductor device and manufacturing method of the same
US20090098719A1 (en) * 2007-10-11 2009-04-16 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device
JP2009170558A (ja) * 2008-01-14 2009-07-30 Denso Corp 炭化珪素半導体装置の製造方法
CN101587912A (zh) * 2008-05-23 2009-11-25 三菱电机株式会社 半导体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1214805B (it) 1984-08-21 1990-01-18 Ates Componenti Elettron Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown
JPH07302896A (ja) 1994-04-28 1995-11-14 Ngk Insulators Ltd 半導体装置およびその製造方法
JP3432043B2 (ja) 1995-05-26 2003-07-28 日本無線株式会社 半導体装置の製造方法
KR0154702B1 (ko) 1995-06-09 1998-10-15 김광호 항복전압을 향상시킨 다이오드 제조 방법
JP4075150B2 (ja) 1998-03-20 2008-04-16 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6573534B1 (en) * 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
JP4077170B2 (ja) * 2000-09-21 2008-04-16 シャープ株式会社 半導体発光装置
DE10047152B4 (de) 2000-09-22 2006-07-06 eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG Hochvolt-Diode und Verfahren zu deren Herstellung
JP3873798B2 (ja) 2002-04-11 2007-01-24 富士電機デバイステクノロジー株式会社 炭化けい素半導体素子およびその製造方法
JP4539052B2 (ja) * 2003-08-06 2010-09-08 富士電機システムズ株式会社 半導体基板の製造方法
DE102004040523B4 (de) 2004-08-20 2008-10-02 Infineon Technologies Ag Verfahren zur Herstellung von Feldringen
JP4531713B2 (ja) 2006-03-31 2010-08-25 三菱電機株式会社 アライメントマーク及びその形成方法、半導体装置及びその製造方法
JP2008124362A (ja) 2006-11-15 2008-05-29 Mitsubishi Electric Corp 半導体装置とその製造方法
JP5326405B2 (ja) 2008-07-30 2013-10-30 株式会社デンソー ワイドバンドギャップ半導体装置
JP5396953B2 (ja) 2009-03-19 2014-01-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5600411B2 (ja) * 2009-10-28 2014-10-01 三菱電機株式会社 炭化珪素半導体装置
JP2011204935A (ja) 2010-03-26 2011-10-13 Mitsubishi Electric Corp 半導体装置とその製造方法
JP5901003B2 (ja) * 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001508950A (ja) * 1997-01-21 2001-07-03 エービービー リサーチ リミテッド 炭化珪素ショットキーダイオードの接合止端
US20020063300A1 (en) * 2000-11-29 2002-05-30 Takeshi Miyajima Semiconductor device and manufacturing method of the same
US20090098719A1 (en) * 2007-10-11 2009-04-16 Mitsubishi Electric Corporation Method for manufacturing silicon carbide semiconductor device
JP2009170558A (ja) * 2008-01-14 2009-07-30 Denso Corp 炭化珪素半導体装置の製造方法
CN101587912A (zh) * 2008-05-23 2009-11-25 三菱电机株式会社 半导体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783957A (zh) * 2016-12-27 2017-05-31 西安电子科技大学 碳化硅多台阶沟槽结终端扩展终端结构及其制备方法
CN113314417A (zh) * 2020-02-26 2021-08-27 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN113314417B (zh) * 2020-02-26 2023-05-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN113053999A (zh) * 2021-03-12 2021-06-29 深圳方正微电子有限公司 金属氧化物半导体晶体管及其制备方法

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