CN112271216B - 一种具有串联操作功能的三输入FinFET - Google Patents

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Abstract

本发明公开了一种具有串联操作功能的三输入FinFET，包括第一源区、第二源区、前栅极、前栅介质层、第一后栅极、第二后栅极、后栅介质层、沟道、第一漏区、第二漏区、第一阻挡层和第二阻挡层，第一源区和第二源区构成源极，第一漏区和第二漏区构成漏极，只有当前栅极、第一后栅极和第二后栅极都为逻辑1时，三输入FinFET才会导通，逻辑功能等同于由单输入FinFET组成的串联电路；优点是能够取代至少由两个单输入FinFET组成的串联电路，从而减少数字门电路中的器件数量，简化数字门电路的复杂性并且减少整个数字门电路的功耗，由于串联操作功能是一个器件实现，避免了串联电路对数字门电路稳态下的逻辑功能造成的不良影响。

Description

一种具有串联操作功能的三输入FinFET
技术领域
本发明涉及一种FinFET器件，尤其是涉及一种具有串联操作功能的三输入FinFET。
背景技术
随着半导体技术的不断发展，器件的尺寸不断缩小，芯片的集成度越来越高。然而，随着器件的不断缩放，其物理极限带来的问题也逐渐放大。这使得为了实现摩尔定律中提出的“每隔18个月芯片上的器件数量增加一倍”的目标所面临的困难大大增加。众所周知，器件尺寸缩小是为了在相同的面积上放置更多的器件，达到减小芯片面积，从而提高芯片集成度的目的。当器件尺寸的缩小遇到瓶颈时，研究人员提出了采用一个新型器件来代替两个及两个以上传统器件，通过减小器件总数量进而减小芯片面积的解决思路。
FinFET(Fin Field-Effect Transistor)的沟道为鳍型，其栅极对沟道的控制面积比较大，从而其栅极对沟道控制能力较强。另外，FinFET的沟道的材料为轻掺杂或者不掺杂的硅，这使得FinFET没有离散的散射，载流子迁移率较大。FinFET相对于传统的MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)，不但栅极对沟道的控制能力得到了较大的提升，而且在载流子迁移率方面比MOSFET大很多。由此在当前芯片设计中，FinFET因其优秀的性能已经成为了MOSFET的替代者，被广泛用于芯片中数字门电路的设计。
当前，单输入FinFET是数字门电路设计的主流场效应晶体管，现有的数字门电路通常采用静态CMOS互补逻辑来实现，由此不可避免地运用到由至少两个单输入FinFET组成的串联电路。由于数字门电路中包含的由至少两个单输入FinFET组成的串联电路的数量较多，这些串联电路增加了数字门电路结构的复杂性并且会产生较大的功耗，由此增加了数字门电路的面积以及功耗。另外，由至少两个单输入FinFET组成的串联电路内部不可避免存在竞争冒险现象，从而产生尖峰脉冲现象，对数字门电路稳态下的逻辑功能造成不良影响。
发明内容
本发明所要解决的技术问题是在数字门电路中提供一种能够取代由至少两个单输入FinFET组成的串联电路的具有串联操作功能的三输入FinFET，该三输入FinFET用于数字门电路时，极大地减少了数字门电路中器件的数量，简化了数字门电路的电路结构，降低了整体功耗，极大地避免了串联电路中的竞争冒险现象对数字门电路稳态下的逻辑功能造成不良影响。
本发明解决上述技术问题所采用的技术方案为：一种具有串联操作功能的三输入FinFET，包括第一源区、第二源区、前栅极、前栅介质层、第一后栅极、第二后栅极、后栅介质层、沟道、第一漏区、第二漏区、第一阻挡层和第二阻挡层，所述的第一源区、所述的第二源区、所述的前栅极、所述的前栅介质层、所述的第一后栅极、所述的第二后栅极、所述的后栅介质层、所述的沟道、所述的第一漏区、所述的第二漏区、所述的第一阻挡层和所述的第二阻挡层均为长方体结构；所述的第二源区位于所述的沟道的左侧，所述的第二漏区位于所述的沟道的右侧，所述的沟道的前端面、所述的第二源区的前端面和所述的第二漏区的前端面位于同一平面，所述的沟道的后端面、所述的第二源区的后端面和所述的第二漏区的后端面位于同一平面，所述的第二源区的右端面与所述的沟道的左端面连接且两者处于贴合状态，所述的第二漏区的左端面与所述的沟道的右端面连接且两者处于贴合状态，所述的第二漏区和所述的第二源区为左右对称结构；所述的前栅介质层位于所述的沟道的前侧，所述的前栅介质层的后端面与所述的沟道的前端面连接且两者处于贴合状态，所述的前栅介质层沿左右方向的长度小于所述的沟道沿左右方向的长度，且所述的前栅介质层的左端面所在平面与所述的沟道的左端面所在平面之间的距离等于所述的前栅介质层的右端面所在平面与所述的沟道的右端面所在平面之间的距离；所述的前栅极位于所述的前栅介质层的前侧，所述的前栅极的后端面与所述的前栅介质层的前端面连接且两者处于贴合状态，所述的前栅极的左端面与所述的前栅介质层的左端面位于同一平面，所述的前栅极的右端面与所述的前栅介质层的右端面位于同一平面；所述的后栅介质层位于所述的沟道的后侧，所述的后栅介质层的前端面与所述的沟道的后端面连接且两者处于贴合状态，所述的后栅介质层的左端面与所述的沟道的左端面位于同一平面，所述的后栅介质层的右端面与所述的沟道的右端面位于同一平面；所述的第一后栅极和所述的第二后栅极均位于所述的后栅介质层的后侧，所述的第一后栅极的前端面与所述的后栅介质层的后端面连接且两者处于贴合状态，所述的第一后栅极的左端面与所述的后栅介质层的左端面位于同一平面，所述的第二后栅极的前端面与所述的后栅介质层的后端面连接且两者处于贴合状态，所述的第二后栅极的右端面与所述的后栅介质层的右端面位于同一平面，所述的第一后栅极和所述的第二后栅极为左右对称结构，所述的第一后栅极和所述的第二后栅极沿左右方向的长度之和小于所述的沟道沿左右方向的长度，所述的前栅极、所述的第一后栅极和所述的第二后栅极沿左右方向的长度之和大于所述的沟道沿左右方向的长度；所述的第一阻挡层位于所述的第二源区的后侧，所述的第一阻挡层的前端面与所述的第二源区的后端面连接且两者处于贴合状态，所述的第一阻挡层的后端面与所述的第一后栅极的后端面位于同一平面，所述的第一阻挡层的左端面与所述的第二源区的左端面位于同一平面，所述的第一阻挡层的右端面与所述的第二源区的右端面位于同一平面，所述的第二阻挡层位于所述的第二漏区的后侧，所述的第二阻挡层的前端面与所述的第二漏区的后端面连接且两者处于贴合状态，所述的第二阻挡层的后端面与所述的第二后栅极的后端面位于同一平面，所述的第二阻挡层的左端面与所述的第二漏区的左端面位于同一平面，所述的第二阻挡层的右端面与所述的第二漏区的右端面位于同一平面；所述的第一源区位于所述的第二源区和所述的第一阻挡层的左侧，所述的第一源区的右端面分别与所述的第二源区的左端面和所述的第一阻挡层的左端面连接且分别处于贴合状态，所述的第一源区的前端面与所述的前栅极的前端面位于同一平面，所述的第一源区的后端面与所述的第一后栅极的后端面位于同一平面，所述的第一漏区位于所述的第二漏区和所述的第二阻挡层的右侧，所述的第一漏区的左端面分别与所述的第二漏区的右端面和所述的第二阻挡层的右端面连接且分别处于贴合状态，所述的第一漏区的前端面与所述的前栅极的前端面位于同一平面，所述的第一漏区的后端面与所述的第二后栅极的后端面位于同一平面，所述的第一漏区和所述的第一源区为左右对称结构；所述的第一源区、所述的第二源区、所述的前栅极、所述的前栅介质层、所述的第一后栅极、所述的第二后栅极、所述的后栅介质层、所述的沟道、所述的第一漏区、所述的第二漏区、所述的第一阻挡层和所述的第二阻挡层的上端面均位于同一平面，所述的第一源区、所述的第二源区、所述的前栅极、所述的前栅介质层、所述的第一后栅极、所述的第二后栅极、所述的后栅介质层、所述的沟道、所述的第一漏区、所述的第二漏区、所述的第一阻挡层和所述的第二阻挡层的下端面均位于同一平面；所述的第一源区、所述的第二源区、所述的第一漏区和所述的第二漏区的材料均为硅，掺杂类型均为N型，浓度均为1e^20cm-3；所述的前栅极、所述的第一后栅极和所述的第二后栅极的材料均为TiN，栅功函数均为4.92eV，所述的前栅介质层和所述的后栅介质层的材料均为HfO2，所述的沟道的材料为硅，掺杂类型为P型，浓度为1e^16cm-3，所述的第一阻挡层和所述的第二阻挡层的材料均为Si3N4，所述的前栅极的左端面与其右端面之间的距离、所述的第一后栅极的左端面与其右端面之间的距离以及所述的第二后栅极的左端面与其右端面之间的距离相等，且该距离小于所述的沟道的左端面与其右端面之间的距离的40％，所述的第一后栅极的右端面与所述的第二后栅极的左端面之间的距离大于所述的沟道的左端面与所述的沟道的右端面之间的距离的26％，所述的前栅极的右端面所在平面与所述的第一后栅极的左端面所在平面之间的距离小于所述的沟道的左端面与所述的沟道的右端面之间的距离的70％，所述的前栅极的左端面所在平面与所述的第二后栅极的右端面所在平面之间的距离小于所述的沟道的左端面与所述的沟道的右端面之间的距离的70％。
所述的第一源区沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的高度为40nm，所述的第二源区沿左右方向的长度为2nm，沿前后方向的长度为4nm，沿上下方向的高度为40nm，所述的前栅极沿左右方向的长度为14nm，沿前后方向的长度为37nm，沿上下方向的高度为40nm，所述的前栅介质层沿左右方向的长度为14nm，沿前后方向的长度为3nm，沿上下方向的高度为40nm，所述的第一后栅极沿左右方向的长度为14nm，沿前后方向的长度为37nm，沿上下方向的高度为40nm，所述的第二后栅极沿左右方向的长度为14nm，沿前后方向的长度为37nm，沿上下方向的高度为40nm，所述的后栅介质层沿左右方向的长度为38nm，沿前后方向的长度为3nm，沿上下方向的高度为40nm，所述的沟道沿左右方向的长度为38nm，沿前后方向的长度为4nm，沿上下方向的高度为40nm，所述的第一漏区沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的高度为40nm，所述的第二漏区沿左右方向的长度为2nm，沿前后方向的长度为4nm，沿上下方向的高度为40nm，所述的第一阻挡层沿左右方向的长度为2nm，沿前后方向的长度为40nm，沿上下方向的高度为40nm，所述的第二阻挡层沿左右方向的长度为2nm，沿前后方向的长度为40nm，沿上下方向的高度为40nm。
与现有技术相比，本发明的优点在于：通过第一源区和第二源区构成三输入FinFET的源极，第一漏区和第二漏区构成三输入FinFET的漏极，前栅极、第一后栅极、第二后栅极分别位于沟道的前后两侧且三者呈“品”字结构，由此前栅极能够分别与第一后栅极和第二后栅极进行耦合，第一后栅极与第二后栅极左右对称，前栅极的左端面所在平面与沟道的左端面所在平面之间的距离等于前栅极的右端面所在平面与沟道的右端面所在平面之间的距离，使得前栅极对第一后栅极的耦合作用和对第二后栅极的耦合作用相同，前栅极的左端面与其右端面之间的距离、第一后栅极的左端面与其右端面之间的距离以及第二后栅极的左端面与其右端面之间的距离相等，且该距离小于沟道的左端面与其右端面之间的距离的40％，因此前栅极、第一后栅极和第二后栅极中只有一个为逻辑1时，三输入FinFET无法导通，第一后栅极的右端面与第二后栅极的左端面之间的距离大于沟道的左端面与沟道的右端面之间的距离的26％，使得当前栅极为逻辑0，第一后栅极和第二后栅极均为逻辑1时三输入FinFET无法导通，前栅极的右端面所在平面与第一后栅极的左端面所在平面之间的距离小于沟道的左端面与沟道的右端面之间的距离的70％，所以当只有前栅极与第一后栅极为逻辑1时，三输入FinFET无法导通，前栅极的左端面所在平面与第二后栅极的右端面所在平面之间的距离小于沟道的左端面与沟道的右端面之间的距离的70％，所以当只有前栅极与第二后栅极为逻辑1时，三输入FinFET无法导通，当前栅极、第一后栅极和第二后栅极都为逻辑1时，通过前栅极与第一后栅极耦合以及前栅极与第二后栅极耦合产生的导通电流从三输入FinFET的源极通过沟道进入三输入FinFET的漏极，因此，只有前栅极、第一后栅极和第二后栅极都为逻辑1时三输入FinFET才会导通，其逻辑功能等同于由单输入FinFET组成的串联电路，由此，本发明的三输入FinFET在逻辑功能上能够取代至少由两个单输入FinFET组成的串联电路，以此来减少数字门电路中的器件数量，简化数字门电路的复杂性并且减少整个数字门电路的功耗，由于串联操作功能是在一个器件中完成的，极大地避免了串联电路对数字门电路稳态下的逻辑功能造成的不良影响。
附图说明
图1为本发明的具有串联操作功能的三输入FinFET的立体图一；
图2为本发明的具有串联操作功能的三输入FinFET的立体图二；
图3为本发明的具有串联操作功能的三输入FinFET的转移特性曲线图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图1和图2所示，一种具有串联操作功能的三输入FinFET，包括第一源区1、第二源区2、前栅极3、前栅介质层4、第一后栅极5、第二后栅极6、后栅介质层7、沟道8、第一漏区9、第二漏区10、第一阻挡层11和第二阻挡层12，第一源区1、第二源区2、前栅极3、前栅介质层4、第一后栅极5、第二后栅极6、后栅介质层7、沟道8、第一漏区9、第二漏区10、第一阻挡层11和第二阻挡层12均为长方体结构；第二源区2位于沟道8的左侧，第二漏区10位于沟道8的右侧，沟道8的前端面、第二源区2的前端面和第二漏区10的前端面位于同一平面，沟道8的后端面、第二源区2的后端面和第二漏区10的后端面位于同一平面，第二源区2的右端面与沟道8的左端面连接且两者处于贴合状态，第二漏区10的左端面与沟道8的右端面连接且两者处于贴合状态，第二漏区10和第二源区2为左右对称结构；前栅介质层4位于沟道8的前侧，前栅介质层4的后端面与沟道8的前端面连接且两者处于贴合状态，前栅介质层4沿左右方向的长度小于沟道8沿左右方向的长度，且前栅介质层4的左端面所在平面与沟道8的左端面所在平面之间的距离等于前栅介质层4的右端面所在平面与沟道8的右端面所在平面之间的距离；前栅极3位于前栅介质层4的前侧，前栅极3的后端面与前栅介质层4的前端面连接且两者处于贴合状态，前栅极3的左端面与前栅介质层4的左端面位于同一平面，前栅极3的右端面与前栅介质层4的右端面位于同一平面；后栅介质层7位于沟道8的后侧，后栅介质层7的前端面与沟道8的后端面连接且两者处于贴合状态，后栅介质层7的左端面与沟道8的左端面位于同一平面，后栅介质层7的右端面与沟道8的右端面位于同一平面；第一后栅极5和第二后栅极6均位于后栅介质层7的后侧，第一后栅极5的前端面与后栅介质层7的后端面连接且两者处于贴合状态，第一后栅极5的左端面与后栅介质层7的左端面位于同一平面，第二后栅极6的前端面与后栅介质层7的后端面连接且两者处于贴合状态，第二后栅极6的右端面与后栅介质层7的右端面位于同一平面，第一后栅极5和第二后栅极6为左右对称结构，第一后栅极5和第二后栅极6沿左右方向的长度之和小于沟道8沿左右方向的长度，前栅极3、第一后栅极5和第二后栅极6沿左右方向的长度之和大于沟道8沿左右方向的长度；第一阻挡层11位于第二源区2的后侧，第一阻挡层11的前端面与第二源区2的后端面连接且两者处于贴合状态，第一阻挡层11的后端面与第一后栅极5的后端面位于同一平面，第一阻挡层11的左端面与第二源区2的左端面位于同一平面，第一阻挡层11的右端面与第二源区2的右端面位于同一平面，第二阻挡层12位于第二漏区10的后侧，第二阻挡层12的前端面与第二漏区10的后端面连接且两者处于贴合状态，第二阻挡层12的后端面与第二后栅极6的后端面位于同一平面，第二阻挡层12的左端面与第二漏区10的左端面位于同一平面，第二阻挡层12的右端面与第二漏区10的右端面位于同一平面；第一源区1位于第二源区2和第一阻挡层11的左侧，第一源区1的右端面分别与第二源区2的左端面和第一阻挡层11的左端面连接且分别处于贴合状态，第一源区1的前端面与前栅极3的前端面位于同一平面，第一源区1的后端面与第一后栅极5的后端面位于同一平面，第一漏区9位于第二漏区10和第二阻挡层12的右侧，第一漏区9的左端面分别与第二漏区10的右端面和第二阻挡层12的右端面连接且分别处于贴合状态，第一漏区9的前端面与前栅极3的前端面位于同一平面，第一漏区9的后端面与第二后栅极6的后端面位于同一平面，第一漏区9和第一源区1为左右对称结构；第一源区1、第二源区2、前栅极3、前栅介质层4、第一后栅极5、第二后栅极6、后栅介质层7、沟道8、第一漏区9、第二漏区10、第一阻挡层11和第二阻挡层12的上端面均位于同一平面，第一源区1、第二源区2、前栅极3、前栅介质层4、第一后栅极5、第二后栅极6、后栅介质层7、沟道8、第一漏区9、第二漏区10、第一阻挡层11和第二阻挡层12的下端面均位于同一平面；第一源区1、第二源区2、第一漏区9和第二漏区10的材料均为硅，掺杂类型均为N型，浓度均为1e^20cm-3；前栅极3、第一后栅极5和第二后栅极6的材料均为TiN，栅功函数均为4.92eV，前栅介质层4和后栅介质层7的材料均为HfO2，沟道8的材料为硅，掺杂类型为P型，浓度为1e^16cm-3，第一阻挡层11和第二阻挡层12的材料均为Si3N4，前栅极3的左端面与其右端面之间的距离、第一后栅极5的左端面与其右端面之间的距离以及第二后栅极6的左端面与其右端面之间的距离相等，且该距离小于沟道8的左端面与其右端面之间的距离的40％，第一后栅极5的右端面与第二后栅极6的左端面之间的距离大于沟道8的左端面与沟道8的右端面之间的距离的26％，前栅极3的右端面所在平面与第一后栅极5的左端面所在平面之间的距离小于沟道8的左端面与沟道8的右端面之间的距离的70％，前栅极3的左端面所在平面与第二后栅极6的右端面所在平面之间的距离小于沟道8的左端面与沟道8的右端面之间的距离的70％。
本实施例中，第一源区1沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的高度为40nm，第二源区2沿左右方向的长度为2nm，沿前后方向的长度为4nm，沿上下方向的高度为40nm，前栅极3沿左右方向的长度为14nm，沿前后方向的长度为37nm，沿上下方向的高度为40nm，前栅介质层4沿左右方向的长度为14nm，沿前后方向的长度为3nm，沿上下方向的高度为40nm，第一后栅极5沿左右方向的长度为14nm，沿前后方向的长度为37nm，沿上下方向的高度为40nm，第二后栅极6沿左右方向的长度为14nm，沿前后方向的长度为37nm，沿上下方向的高度为40nm，后栅介质层7沿左右方向的长度为38nm，沿前后方向的长度为3nm，沿上下方向的高度为40nm，沟道8沿左右方向的长度为38nm，沿前后方向的长度为4nm，沿上下方向的高度为40nm，第一漏区9沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的高度为40nm，第二漏区10沿左右方向的长度为2nm，沿前后方向的长度为4nm，沿上下方向的高度为40nm，第一阻挡层11沿左右方向的长度为2nm，沿前后方向的长度为40nm，沿上下方向的高度为40nm，第二阻挡层12沿左右方向的长度为2nm，沿前后方向的长度为40nm，沿上下方向的高度为40nm。
本发明的具有串联操作功能的三输入FinFET的转移特性曲线图如图3所示。图3中，X-0-0曲线为将第一后栅极和第二后栅极偏置为逻辑0(接地)，对前栅极进行直流电压扫描得到的曲线，其中，直流电压扫描的步进值为0.05V，扫描范围为0～0.8V；X-0-1曲线为将第一后栅极偏置为逻辑0(接地)，第二后栅极偏置为逻辑1(接入电压VDS，VDS＝0.8V)，对前栅极进行直流电压扫描得到的曲线，其中，直流电压扫描的步进值为0.05V，扫描范围为0～0.8V；X-1-0曲线为将第一后栅极偏置为逻辑1(接入电压VDS，VDS＝0.8V)，第二后栅极偏置为逻辑0(接地)，对前栅极进行直流电压扫描得到的曲线，其中，直流电压扫描的步进值为0.05V，扫描范围为0～0.8V；X-1-1曲线为将第一后栅极和第二后栅极均偏置为逻辑1(接入电压VDS，VDS＝0.8V)，对前栅极进行直流电压扫描得到的曲线，其中，直流电压扫描的步进值为0.05V，扫描范围为0～0.8V。分析图3可知：当前栅极、第一后栅极和第二后栅极中只有其中一个为逻辑1时，本发明的具有串联操作功能的三输入FinFET的最大关断电流为3.88e^-11A，当前栅极、第一后栅极和第二后栅极中任意两个为逻辑1时，本发明的具有串联操作功能的三输入FinFET的最大关断电流为4.47e^-9A，当前栅极、第一后栅极和第二后栅极都为逻辑1时，本发明的具有串联操作功能的三输入FinFET的导通电流为1.65e^-5A。由此可知，在最坏的情况下，本发明的具有串联操作功能的三输入FinFET开关电流比达到了3691，只有前栅极、第一后栅极和第二后栅极均为逻辑1时，本发明的具有串联操作功能的三输入FinFET视为导通，其余状态均视为关断，故此，本发明的具有串联操作功能的三输入FinFET的逻辑功能等同于由单输入FinFET组成的串联电路具有代替由单输入FinFET组成的串联电路的特性。

Claims (2)

1.一种具有串联操作功能的三输入FinFET，其特征在于包括第一源区、第二源区、前栅极、前栅介质层、第一后栅极、第二后栅极、后栅介质层、沟道、第一漏区、第二漏区、第一阻挡层和第二阻挡层，所述的第一源区、所述的第二源区、所述的前栅极、所述的前栅介质层、所述的第一后栅极、所述的第二后栅极、所述的后栅介质层、所述的沟道、所述的第一漏区、所述的第二漏区、所述的第一阻挡层和所述的第二阻挡层均为长方体结构；所述的第二源区位于所述的沟道的左侧，所述的第二漏区位于所述的沟道的右侧，所述的沟道的前端面、所述的第二源区的前端面和所述的第二漏区的前端面位于同一平面，所述的沟道的后端面、所述的第二源区的后端面和所述的第二漏区的后端面位于同一平面，所述的第二源区的右端面与所述的沟道的左端面连接且两者处于贴合状态，所述的第二漏区的左端面与所述的沟道的右端面连接且两者处于贴合状态，所述的第二漏区和所述的第二源区为左右对称结构；所述的前栅介质层位于所述的沟道的前侧，所述的前栅介质层的后端面与所述的沟道的前端面连接且两者处于贴合状态，所述的前栅介质层沿左右方向的长度小于所述的沟道沿左右方向的长度，且所述的前栅介质层的左端面所在平面与所述的沟道的左端面所在平面之间的距离等于所述的前栅介质层的右端面所在平面与所述的沟道的右端面所在平面之间的距离；所述的前栅极位于所述的前栅介质层的前侧，所述的前栅极的后端面与所述的前栅介质层的前端面连接且两者处于贴合状态，所述的前栅极的左端面与所述的前栅介质层的左端面位于同一平面，所述的前栅极的右端面与所述的前栅介质层的右端面位于同一平面；所述的后栅介质层位于所述的沟道的后侧，所述的后栅介质层的前端面与所述的沟道的后端面连接且两者处于贴合状态，所述的后栅介质层的左端面与所述的沟道的左端面位于同一平面，所述的后栅介质层的右端面与所述的沟道的右端面位于同一平面；所述的第一后栅极和所述的第二后栅极均位于所述的后栅介质层的后侧，所述的第一后栅极的前端面与所述的后栅介质层的后端面连接且两者处于贴合状态，所述的第一后栅极的左端面与所述的后栅介质层的左端面位于同一平面，所述的第二后栅极的前端面与所述的后栅介质层的后端面连接且两者处于贴合状态，所述的第二后栅极的右端面与所述的后栅介质层的右端面位于同一平面，所述的第一后栅极和所述的第二后栅极为左右对称结构，所述的第一后栅极和所述的第二后栅极沿左右方向的长度之和小于所述的沟道沿左右方向的长度，所述的前栅极、所述的第一后栅极和所述的第二后栅极沿左右方向的长度之和大于所述的沟道沿左右方向的长度；所述的第一阻挡层位于所述的第二源区的后侧，所述的第一阻挡层的前端面与所述的第二源区的后端面连接且两者处于贴合状态，所述的第一阻挡层的后端面与所述的第一后栅极的后端面位于同一平面，所述的第一阻挡层的左端面与所述的第二源区的左端面位于同一平面，所述的第一阻挡层的右端面与所述的第二源区的右端面位于同一平面，所述的第二阻挡层位于所述的第二漏区的后侧，所述的第二阻挡层的前端面与所述的第二漏区的后端面连接且两者处于贴合状态，所述的第二阻挡层的后端面与所述的第二后栅极的后端面位于同一平面，所述的第二阻挡层的左端面与所述的第二漏区的左端面位于同一平面，所述的第二阻挡层的右端面与所述的第二漏区的右端面位于同一平面；所述的第一源区位于所述的第二源区和所述的第一阻挡层的左侧，所述的第一源区的右端面分别与所述的第二源区的左端面和所述的第一阻挡层的左端面连接且分别处于贴合状态，所述的第一源区的前端面与所述的前栅极的前端面位于同一平面，所述的第一源区的后端面与所述的第一后栅极的后端面位于同一平面，所述的第一漏区位于所述的第二漏区和所述的第二阻挡层的右侧，所述的第一漏区的左端面分别与所述的第二漏区的右端面和所述的第二阻挡层的右端面连接且分别处于贴合状态，所述的第一漏区的前端面与所述的前栅极的前端面位于同一平面，所述的第一漏区的后端面与所述的第二后栅极的后端面位于同一平面，所述的第一漏区和所述的第一源区为左右对称结构；所述的第一源区、所述的第二源区、所述的前栅极、所述的前栅介质层、所述的第一后栅极、所述的第二后栅极、所述的后栅介质层、所述的沟道、所述的第一漏区、所述的第二漏区、所述的第一阻挡层和所述的第二阻挡层的上端面均位于同一平面，所述的第一源区、所述的第二源区、所述的前栅极、所述的前栅介质层、所述的第一后栅极、所述的第二后栅极、所述的后栅介质层、所述的沟道、所述的第一漏区、所述的第二漏区、所述的第一阻挡层和所述的第二阻挡层的下端面均位于同一平面；所述的第一源区、所述的第二源区、所述的第一漏区和所述的第二漏区的材料均为硅，掺杂类型均为N型，浓度均为1e^20cm-3；所述的前栅极、所述的第一后栅极和所述的第二后栅极的材料均为TiN，栅功函数均为4.92eV，所述的前栅介质层和所述的后栅介质层的材料均为HfO2，所述的沟道的材料为硅，掺杂类型为P型，浓度为1e^16cm-3，所述的第一阻挡层和所述的第二阻挡层的材料均为Si3N4，所述的前栅极的左端面与其右端面之间的距离、所述的第一后栅极的左端面与其右端面之间的距离以及所述的第二后栅极的左端面与其右端面之间的距离相等，且该距离小于所述的沟道的左端面与所述的沟道的右端面之间的距离的40％，所述的第一后栅极的右端面与所述的第二后栅极的左端面之间的距离大于所述的沟道的左端面与所述的沟道的右端面之间的距离的26％，所述的前栅极的右端面所在平面与所述的第一后栅极的左端面所在平面之间的距离小于所述的沟道的左端面与所述的沟道的右端面之间的距离的70％，所述的前栅极的左端面所在平面与所述的第二后栅极的右端面所在平面之间的距离小于所述的沟道的左端面与所述的沟道的右端面之间的距离的70％。
2.根据权利要求1所述的一种具有串联操作功能的三输入FinFET，其特征在于所述的第一源区沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的高度为40nm，所述的第二源区沿左右方向的长度为2nm，沿前后方向的长度为4nm，沿上下方向的高度为40nm，所述的前栅极沿左右方向的长度为14nm，沿前后方向的长度为37nm，沿上下方向的高度为40nm，所述的前栅介质层沿左右方向的长度为14nm，沿前后方向的长度为3nm，沿上下方向的高度为40nm，所述的第一后栅极沿左右方向的长度为14nm，沿前后方向的长度为37nm，沿上下方向的高度为40nm，所述的第二后栅极沿左右方向的长度为14nm，沿前后方向的长度为37nm，沿上下方向的高度为40nm，所述的后栅介质层沿左右方向的长度为38nm，沿前后方向的长度为3nm，沿上下方向的高度为40nm，所述的沟道沿左右方向的长度为38nm，沿前后方向的长度为4nm，沿上下方向的高度为40nm，所述的第一漏区沿左右方向的长度为20nm，沿前后方向的长度为84nm，沿上下方向的高度为40nm，所述的第二漏区沿左右方向的长度为2nm，沿前后方向的长度为4nm，沿上下方向的高度为40nm，所述的第一阻挡层沿左右方向的长度为2nm，沿前后方向的长度为40nm，沿上下方向的高度为40nm，所述的第二阻挡层沿左右方向的长度为2nm，沿前后方向的长度为40nm，沿上下方向的高度为40nm。
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