CN1610063A - 形成栅极结构的方法 - Google Patents

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Abstract

本发明提供一种形成栅极结构的方法，首先提供一半导体底材，先在其上形成一第一绝缘层，再形成若干彼此分开的介电层结构，并暴露部分的第一绝缘层。之后，在介电层结构与被暴露的第一绝缘层上形成一第二绝缘层，再移除部分第二绝缘层与第一绝缘层以形成若干间隙壁结构与暴露出部分半导体底材。间隙壁结构位于介电层结构的侧壁上，以及暴露出的半导体底材介于间隙壁结构之间。进一步，在暴露出的半导体底材上形成一第三绝缘层，再在第三绝缘层上形成一半导体层，其中半导体层介于间隙壁结构之间，并可用作导电栅极，其下底小于上底，可做为次100纳米的晶体管。

Description

形成栅极结构的方法
技术领域
本发明涉及一种形成栅极结构的方法，特别是涉及一种形成次100纳米的栅极结构的方法。
背景技术
微影(Photolithography)是整个半导体制程中，最举足轻重的步骤之一，通常一个制程的难易程度，取决于所需经过的微影次数，或是所需的光刻数量。此外，整个半导体工业的组件积集度，是否能继续往更小的线宽进行，也依赖于微影制程的发展是否顺利而定。
微影制程的基本原理，是利用特定波长的入射光，将光刻上具有的图案，移转至半导体结构上的光阻，经过显影与蚀刻后，便可在半导体结构上得到所需的组件或结构。半导体组件的缩小化，除了可由微影制程的改进外，亦可利用制程或组件结构的变更设计来达到，且相较于微影制程，利用制程或组件结构的变更设计可以是减少成本的一个改进方向。
发明内容
本发明所要解决的技术问题在于，提供一种形成栅极结构的方法，其可缩小晶体管尺寸，及可得到具有较小的米勒电容(Miller capacitance)以及较宽的有效通道长度。
为解决上述技术问题，本发明提供一种形成栅极结构的方法，首先提供一半导体底材，先在其上形成一第一绝缘层，再形成若干彼此分开的介电层结构，并暴露部分的第一绝缘层。之后，在介电层结构与被暴露的第一绝缘层上形成一第二绝缘层，再移除部分第二绝缘层与第一绝缘层，用以形成若干间隙壁结构与暴露出部分半导体底材，其中间隙壁结构位于介电层结构的侧壁上，以及暴露出的半导体底材介于间隙壁结构之间。进一步地，在暴露出的半导体底材上形成一第三绝缘层，再在第三绝缘层上形成一半导体层，其中半导体层介于间隙壁结构之间，并用作导电栅极，其下底小于上底，可做为次100纳米的晶体管。
本发明提供另一种形成栅极结构的方法，首先提供一硅底材；在该硅底材上形成第一氧化层；在该第一氧化层上形成多个彼此分开的氮化硅结构，其中该多个氮化硅结构暴露部分该第一氧化层；在该等氮化硅结构与该暴露的第一氧化层上形成一第二氧化层；移除部分该第二氧化层与部分该第一氧化层，用以形成多个间隙壁结构与暴露出部分该硅底材，其中该多个间隙壁结构位于该等氮化硅结构的侧壁上，以及该暴露出介于该等间隙壁结构之间的硅底材；在该暴露出硅底材上形成一第三氧化层；及在该第三氧化层上形成多个多晶硅结构，其中每一该多晶硅结构介于相邻的该等间隙壁结构之间，且该多晶硅结构的一上底大于该多晶硅结构的一下底。
本发明利用先形成绝缘间隙壁，再形成导电栅极。向导电栅极方向形成的绝缘间隙壁，一方面缩小导电栅极宽度，另一方面，后续形成的半导体结构10中的源极/漏极区域或轻掺杂区域，具有较小的米勒电容(Miller capacitance)以及较宽的有效通道长度可避免击穿现象(punch through)，故可应用于制备次100纳米晶体管与尖端间隙壁(tip spacer)。
下面结合附图及较佳的具体实施对本发明进行进一步的阐明。
附图说明
图1至图7为本发明的一半导体组件的剖面示意图。
标号说明：
10半导体结构
12绝缘层
14介电层
16绝缘层
18间隙壁
20薄绝缘层
22半导体层
具体实施方式
本发明的处理方法可被广泛地应用到许多应用中，并且可利用许多适当的材料制作，在此，本发明通过一较佳实施例来说明本发明方法，本领域内的普通技术人员应熟知许多的部分是可以改变，材料也是可替换的，这些一般的替换无疑地不脱离本发明的精神及范畴。
其次，在详述本发明实施例时，为了便于说明表示半导体结构的剖面图与俯视图会不按一般比例作局部放大，不应以此作为对本发明的限定。此外，在实际的制作中，还应包含长度、宽度及深度的三维空间尺寸。
本发明的一个具体实施方式是：提供一种形成栅极结构的方法，包含提供一硅底材、在硅底材上形成一第一氧化层。在第一氧化层上形成若干彼此分开的氮化硅结构，其中氮化硅结构暴露部分第一氧化层。在氮化硅结构与暴露的第一氧化层上形成一第二氧化层。移除部分第二氧化层与部分第一氧化层，用以形成若干间隙壁结构与暴露出部分硅底材，其中间隙壁结构位于氮化硅结构的侧壁上，以及暴露出介于间隙壁结构之间的硅底材。在暴露出的硅底材上形成一第三氧化层，再在第三氧化层上形成若干多晶硅结构，其中每一多晶硅结构介于相邻的间隙壁结构之间，且多晶硅结构的一上底大于多晶硅结构的一下底。
图1到图7为本发明的一半导体组件的剖面示意图。参照图1所示，由一半导体结构10开始，在一实施例中，半导体结构10包含若干图上未示、但已形成的一般半导体组件所需的结构，例如在硅底材、硅底材中的N型或P型或两者皆具备的井(well)、与隔离组件如以区域氧化法形成的场氧区或浅沟槽隔离组件。接着，利用一般适当的方式，在半导体结构10形成绝缘层12。在本实施例中，绝缘层12为一薄垫氧化层，厚度约为100埃。
接着，在绝缘层12上先形成一介电层14。然后在介电层14上形成一光阻层(图上未示)，利用一般的图案移转、微影后形成具有图案的光阻层。之后，以具有图案的光阻层为一蚀刻屏蔽，蚀刻介电层14成为具有图案的介电层14，即若干彼此分开的介电层结构，并暴露出部分的绝缘层12，如图2所示。在本实施例中，介电层14，例如以沉积的方式、形成厚度约为3000埃的一氮化硅层(nitride layer)，其间距约为120至150纳米。要说明的是，本发明并不限于材质为氮化硅层的介电层14，只要在后续蚀刻步骤中、与要移除的材质间具有良好的选择比，都落在本发明的范围内。
之后，图3所示，在暴露出的绝缘层12及具有图案的介电层14上覆盖一绝缘层16。在本实施例中，绝缘层16，以沉积的方式、形成厚度约为3000埃的一TEOS层(Tetra-Ethyl-Ortho-Silicate)或HTO层。接着，利用适当的方式，例如回蚀(etch back)的方式，移除部分的绝缘层16与暴露出的绝缘层12，以在具有图案的介电层14的侧壁上形成宽度约为30纳米的间隙壁18，并暴露出部分的半导体结构10，如图4所示。根据上述，则暴露出的半导体结构10表面宽度约为60至90纳米。本发明的特征之一，为后续将利用此宽度约为60至90纳米来形成栅极结构。
接着，在暴露出的半导体结构10表面上形成一薄绝缘层20，如图5所示。在本实施例中，薄绝缘层20，例如一薄氧化层，用作一栅氧化层。之后，在薄绝缘层20上形成一半导体层22，如图6所示。在本实施例中，可在整个表面形成一层半导体层22后，以适当的方式，例如化学机械研磨方式，平坦化并移除介电层14上的半导体层22，其中平坦化后的半导体层22位于间隙壁18之间，并与间隙壁18相邻接触半导体层22。
之后，以适当的方式移除介电层14与介电层14下方的绝缘层12，如图7所示。在本实施例中，可利用热磷酸移除介电层14与绝缘层12，或是分别利用适当的湿、干蚀刻方式移除。根据上述，做为栅极的半导体层22，其下底宽度(即半导体层22与薄绝缘层20接触处)约为60至90纳米，而其上底宽度则大于下底宽度。本发明的特征之一，为利用先形成绝缘间隙壁，再形成导电栅极。向导电栅极方向形成的绝缘间隙壁，一方面缩小导电栅极宽度，另一方面，后续形成的半导体结构10中的源极/漏极区域或轻掺杂区域，具有较小的米勒电容(Miller capacitance)以及较宽的有效通道长度可避免击穿现象(punch through)，故可应用于制备次100纳米晶体管与尖端间隙壁(tip spacer)。
以上所述的实施例仅为了说明本发明的技术思想及特点，其目的在使本领域内的普通技术人员能够了解本发明的内容并据以实施，本发明的保护范围并不局限于本具体实施方式，即凡依本发明所揭示的精神所作的等同变化或修饰，仍应涵盖在本发明的专利范围内。

Claims (11)

1.一种形成栅极结构的方法，其特征在于，包含：
提供一半导体底材；
在所述半导体底材上形成一第一绝缘层；
在所述第一绝缘层上形成多个彼此分开的介电层结构，其中所述多个介电层结构暴露部分所述第一绝缘层；
在所述多个介电层结构与所述暴露的第一绝缘层上形成一第二绝缘层；
部份移除所述第二绝缘层与部分所述第一绝缘层，用以形成多个间隙壁结构与暴露出部分所述半导体底材，其中所述多个间隙壁结构位于所述多个介电层结构的侧壁上，以及所述暴露出半导体底材介于所述多个间隙壁结构之间；
在所述暴露出半导体底材上形成一第三绝缘层；及
在所述第三绝缘层上形成一半导体层，其中所述半导体层介于所述多个间隙壁结构之间。
2.根据权利要求1所述的形成栅极结构的方法，其特征在于，在所述的形成所述半导体层的步骤后还包括一移除所述多个介电层结构与所述多个介电层结构下的所述第一绝缘层的步骤。
3.根据权利要求1所述的形成栅极结构的方法，其特征在于，还包含一以所述半导体层与所述多个间隙壁结构为一屏蔽、在所述半导体底材中注入离子的步骤。
4.根据权利要求1所述的形成栅极结构的方法，其特征在于，所述形成介电层结构的步骤包含：
在所述第一绝缘层上沉积一氮化硅层；
图案化所述氮化硅层；及
移除部分所述氮化硅层以形成所述多个介电层结构。
5.根据权利要求1所述的形成栅极结构的方法，其特征在于，所述形成第二绝缘层的步骤包含形成一TEOS层。
6.根据权利要求1所述的形成栅极结构的方法，其特征在于，所述述形成第三绝缘层的步骤包含形成一氧化层。
7.根据权利要求1所述的形成栅极结构的方法，其特征在于，所述形成半导体的步骤包含形成一多晶硅层。
8.一种形成栅极结构的方法，其特征在于，包含如下步骤：
提供一硅底材；
在所述硅底材上形成第一氧化层；
在所述第一氧化层上形成多个彼此分开的氮化硅结构，其中所述多个氮化硅结构暴露部分所述第一氧化层；
在所述多个氮化硅结构与所述暴露的第一氧化层上形成一第二氧化层；
移除部分所述第二氧化层与部分所述第一氧化层，用以形成多个间隙壁结构与暴露出部分所述硅底材，其中所述多个间隙壁结构位于所述多个氮化硅结构的侧壁上，以及所述暴露出介于所述多个间隙壁结构之间的硅底材；
在所述暴露出硅底材上形成一第三氧化层；及
在所述第三氧化层上形成多个多晶硅结构，其中每一所述多晶硅结构介于相邻的所述多个间隙壁结构之间，且所述多晶硅结构的一上底大于所述多晶硅结构的一下底。
9.根据权利要求8所述的形成栅极结构的方法，其特征在于，在形成所述多个多晶硅结构的步骤后，还包括一移除所述多个氮化硅结构与所述等氮化硅结构下的所述第一氧化层的步骤。
10.根据权利要求8所述的形成栅极结构的方法，其特征在于，还包含一以所述多个多晶硅结构与所述多介间隙壁结构为一屏蔽、在所述硅底材中注入离子的步骤。
11.根据权利要求8所述的形成栅极结构的方法，其特征在于，所述形成氮化硅结构的步骤包含：
在所述第一氧化层上沉积一氮化硅层；
图案化所述氮化硅层；及
移除部分所述氮化硅层以形成所述多个氮化硅结构。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866930A (zh) * 2010-05-12 2010-10-20 上海宏力半导体制造有限公司 共享字线的无触点纳米晶分栅式闪存及其制造方法
CN109390408A (zh) * 2017-08-11 2019-02-26 三星电子株式会社 半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
US5266509A (en) * 1990-05-11 1993-11-30 North American Philips Corporation Fabrication method for a floating-gate field-effect transistor structure
US5434093A (en) * 1994-08-10 1995-07-18 Intel Corporation Inverted spacer transistor
KR100206876B1 (ko) * 1995-12-28 1999-07-01 구본준 모스전계효과트랜지스터 제조방법
US5668021A (en) * 1996-06-04 1997-09-16 Motorola, Inc. Process for fabricating a semiconductor device having a segmented channel region
US5786256A (en) * 1996-07-19 1998-07-28 Advanced Micro Devices, Inc. Method of reducing MOS transistor gate beyond photolithographically patterned dimension
US6344397B1 (en) * 2000-01-05 2002-02-05 Advanced Micro Devices, Inc. Semiconductor device having a gate electrode with enhanced electrical characteristics
US6316323B1 (en) * 2000-03-21 2001-11-13 United Microelectronics Corp. Method for forming bridge free silicide by reverse spacer
US6204133B1 (en) * 2000-06-02 2001-03-20 Advanced Micro Devices, Inc. Self-aligned extension junction for reduced gate channel
US6358800B1 (en) * 2000-09-18 2002-03-19 Vanguard International Semiconductor Corporation Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit
US6630394B2 (en) * 2001-12-28 2003-10-07 Texas Instruments Incorporated System for reducing silicon-consumption through selective deposition
TW559914B (en) * 2002-08-15 2003-11-01 Nanya Technology Corp Memory unit with T-shape gate

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866930A (zh) * 2010-05-12 2010-10-20 上海宏力半导体制造有限公司 共享字线的无触点纳米晶分栅式闪存及其制造方法
CN101866930B (zh) * 2010-05-12 2014-10-22 上海华虹宏力半导体制造有限公司 共享字线的无触点纳米晶分栅式闪存及其制造方法
CN109390408A (zh) * 2017-08-11 2019-02-26 三星电子株式会社 半导体装置
CN109390408B (zh) * 2017-08-11 2023-12-29 三星电子株式会社 半导体装置

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Publication number Publication date
US20050090084A1 (en) 2005-04-28

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