KR19990060473A - 플래쉬 메모리 및 그의 제조방법 - Google Patents

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Abstract

소오스영역의 저항을 감소시키고, 비트라인 레이아웃 마진이 감소되는 것을 방지하기 위한 플래쉬 메모리 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 플래쉬 메모리는 반도체 기판의 복수개의 소정영역에 적층되어 형성되는 터널절연막 플로팅게이트, 상기 플로팅게이트를 덮으며 서로다른 간격을 갖도록 지그재그 모양으로 형성된 복수개의 게이트절연막과 컨트롤게이트라인과 게이트캡절연막, 상기 플로팅게이트와 적층된 상기 컨트롤게이트라인중 상기 컨트롤게이트라인 간의 간격이 좁은 상기 반도체 기판내에 형성된 소오스영역, 상기 플로팅게이트와 적층된 상기 컨트롤게이트라인 중 상기 컨트롤게이트라인간의 간격이 넓은 상기 반도체 기판에 형성된 드레인영역, 상기 드레인 영역이 드러나도록 상기 소오스영역과 콘택되도록 상기 반도체 기판 상측 전면에 평평하게 형성된 제 1 배선, 상기 컨트롤게이트라인과 직교하는 방향으로 드레인영역과 콘택되도록 형성된 제 2 배선을 포함하여 구성됨을 특징으로 한다.

Description

플래쉬 메모리 및 그의 제조방법
본 발명은 플래쉬 메모리에 대한 것으로 특히, 소오스배선의 비저항을 감소시키고 칩 사이즈를 감소시키기에 적당한 플래쉬 메모리 및 그의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 플래쉬 메모리에 대하여 설명하면 다음과 같다.
도 1a는 종래 플래쉬 메모리의 평면도이고, 도 1b는 도 1a의 I-I선상의 종래 플래쉬 메모리의 구조단면도이다.
종래 플래쉬 메모리는 도 1a와 도 1b에 도시한 바와 같이 반도체 기판(1)에 복수개의 터널산화막(2)과 플로팅게이트(3)가 적층되어 형성되어 있고, 플로팅게이트(3)를 덮도록 게이트산화막(4)과 컨트롤게이트라인(5)과 게이트캡절연막(6)이 일방향으로 형성되어 있다. 그리고 플로팅게이트(3)와 적층되는 컨트롤게이트라인(5) 일측의 반도체 기판(1)을 따라서 소오스영역(7a)이 형성되어 있다.
그리고 이와 같은 소오스영역(7)은 셀프얼라인으로 형성된 하나의 소오스 콘택영역(7)을 통하여 외부와 연결된다. 그리고 터널산화막(2)과 플로팅게이트(3)와 게이트산화막(4)과 컨트롤게이트라인(51)과 게이트캡절연막(6)의 양측면에는 측벽스페이서(8)가 형성되어있는데, 이때 플로팅게이트(3) 사이의 소오스콘택영역(7) 상의 측벽스페이서(8)는 게이트산화막(4)측면까지 더 식각되어 형성되어 있다. 그리고 플로팅게이트(3)와 적층되는 컨트롤게이트라인(5) 타측의 반도체 기판(1)에는 드레인영역(9a)이 형성되어 있고, 상기 드레인영역(9a)이 드러나도록 비트라인콘택영역(9)이 형성되어 있다. 또한 상기 컨트롤게이트라인(5)과 직교하는 방향으로 상기 비트라인 콘택영역(9)에 콘택되는 비트라인배선(10)이 있다.
상기와 같은 종래 플래쉬 메모리는 다음과 같은 문제가 있다.
첫째, 셀프얼라인으로 소오스콘택영역을 형성할 때 반도체 기판이 손상될 수 있다.
둘째, 소오스콘택영역내의 측면에 이방성 식각으로 측벽스페이서를 형성할 때 게이트산화막까지 식각되어 손상될 수 있다.
셋째, 셀사이즈가 감소함에 따라서 드레인영역상의 비트라인 콘택부분에 형성되는 메탈라인간의 스페이스 확보가 어렵다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 소오스 영역의 저항을 감소시키고, 비트라인 레이아웃 마진이 감소되는 것을 방지하기 위한 플래쉬 메모리 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1a는 종래 플래쉬 메모리의 평면도.
도 1b는 도 1a의 I-I선상의 종래 플래쉬 메모리의 구조단면도.
도 2a는 본 발명 플래쉬 메모리의 평면도.
도 2b는 도 2a의 II-II선상의 본 발명 플래쉬 메모리의 구조단면도.
도 3a 내지 3g는 본 발명 플래쉬 메모리의 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판32 : 터널산화막
33 : 플로팅게이트34 : 게이트산화막
35 : 컨트롤게이트라인36 : 게이트캡절연막
37 : LDD 영역38 : 측벽스페이서
39a : 소오스영역39b : 드레인영역
40 : 제 1 층간절연막41 : 제 1 감광막
42 : 도전층42a : 소오스배선
43 : 제 2 감광막44 : 제 2 층간절연막
45 : 제 3 감광막46 : 비트라인 배선
47 : 소오스 콘택영역48 : 비트라인 콘택영역
상기와 같은 목적을 달성하기 위한 본 발명 플래쉬 메모리는 반도체 기판의 복수개의 소정영역에 적층되어 형성되는 터널절연막과 플로팅게이트, 상기 플로팅게이트를 덮으며 서로다른 간격을 갖도록 지그재그 모양으로 적층되어 형성된 복수개의 게이트절연막과 컨트롤게이트라인과 게이트캡절연막, 상기 플로팅게이트와 적층된 상기 컨트롤게이트라인중 상기 컨트롤게이트라인 간의 간격이 좁은 상기 반도체 기판내에 형성된 소오스영역, 상기 플로팅게이트와 적층된 상기 컨트롤게이트라인 중 상기 컨트롤게이트라인간의 간격이 넓은 상기 반도체 기판에 지그재그로 형성된 드레인영역, 상기 소오스영역이 드러나도록 형성된 소오스콘택영역과, 상기 소오스콘택영역과 콘택되도록 상기 반도체 기판 상측 전면에 평평하게 형성된 제 1 배선, 상기 드레인 영역이 지그재그 모양으로 드러나도록 형성된 비트라인 콘택영역과, 상기 컨트롤게이트라인과 직교하는 방향으로 상기 비트라인 콘택영역과 콘택되어 형성된 제 2 배선을 포함하여 구성됨을 특징으로 한다.
상기와 같이 구성된 본 발명 플래쉬 메모리의 제조방법은 반도체 기판에 제 1 절연막과 반도체라인을 적층되도록 형성하는 단계, 상기 반도체 기판 전면에 제 2 절연막과 반도체층과 제 3 절연막을 증착하는 단계, 상기 제 2 절연막과 반도체층과 제 3 절연막을 상기 반도체라인과 직교하는 방향으로 지그재그 모양으로 식각하여 게이트절연막과 컨트롤게이트라인과 게이트캡절연막을 형성하는 단계, 상기 컨트롤게이트라인을 마스크로 상기 제 1 절연막라인과 상기 반도체 라인을 식각하여 터널절연막과 플로팅게이트를 형성하는 단계, 상기 플로팅게이트와 컨트롤게이트라인 양측에 측벽스페이서를 형성하는 단계, 상기 플로팅게이트와 컨트롤게이트라인 및 상기 측벽스페이서 양측의 상기 반도체 기판에 소오스영역 및 드레인영역을 형성하는 단계, 상기 반도체 기판에 제 1 층간절연막을 증착하는 단계, 상기 컨트롤게이트라인 일측에 형성된 소오스영역 상측이 드러나도록 소오스 콘택영역을 형성하는 단계, 상기 소오스 콘택영역과 콘택되도록 상기 제 1 층간절연막상에 도전층을 증착하는 단계, 상기 드레인 영역상부의 상기 도전층만 제거하여 소오스 배선을 형성하는 단계, 상기 반도체 기판에 제 2 층간 절연막을 증착하는 단계, 상기 컨트롤게이트라인 타측에 형성된 드레인영역에 지그재그로 엇갈리도록 비트라인 콘택영역을 형성하는 단계, 상기 비트라인 콘택영역과 콘택되도록 상기 컨트롤게이트라인과 직교하는 방향으로 비트라인 배선을 형성하는 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 플래쉬 메모리 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 2a는 본 발명 플래쉬 메모리의 평면도이고, 도 2b는 도 3a의 II-II선상의 본 발명 플래쉬 메모리의 구조단면도이며, 도 3a 내지 3g는 본 발명 플래쉬 메모리의 제조방법을 나타낸 공정단면도이다.
본 발명 플래쉬 메모리는 도 2a와 도 2b에 도시한 바와 같이 반도체기판(31)에 터널산화막(32)과 플로팅게이트(33)가 적층되어 형성되어 있다. 그리고 상기 플로팅게이트(33)를 덮으며 일방향으로 지그 재그모양을 하는 게이트산화막(34)과 컨트롤게이트라인(35)과 게이트캡절연막(36)이 적층되어 있다. 여기서 상기 플로팅게이트(33)는 지그 재그 모양으로 형성된 컨트롤게이트라인(35)의 각진 부분에서 서로 적층되고 지그재그 모양의 컨트롤게이트라인(35)간의 사이는 서로 폭이 다르게 형성되어 있다.
그리고 플로팅게이트(33)와 적층된 컨트롤게이트라인(35)간의 폭이 더 좁은 반도체 기판(31)에 소오스영역(39a)이 형성되어 있고, 더 넓은 폭을 갖는 지그 재그 모양의 컨트롤게이트라인(35)사이의 반도체 기판(31)에는 드레인영역(39b)이 형성되어 있다. 여기서 상기 드레인영역(39b)이 드러나도록 비트라인 콘택영역(48)이 지그재그 모양으로 엇갈려서 형성되어 있다. 그리고 터널산화막(32)과 플로팅게이트(33)와 게이트산화막(34)과 컨트롤게이트라인(35)와 게이트캡절연막(36)의 양측면에 측벽스페이서(38)가 형성되어 있다. 그리고 소오스영역(39a)에 소오스콘택영역(47)이 형성되어 있고 상기 소오스콘택영역(47) 상부를 제외한 부분에 제 1 층간절연막(40)이 형성되어 있다. 그리고 상기 드레인영역(39b) 상부를 제외한 전면에 상기 소오스콘택영역(47)에 콘택되도록 평평하게 소오스 배선(42a)이 형성되어 있다. 상기 컨트롤게이트라인(35)과 직교하는 방향으로 상기 비트라인 콘택영역(48)과 콘택되며 비트라인 배선(46)이 형성되어 있다.
상기와 같은 본 발명 플래쉬 메모리의 제조방법을 설명하면 도 3a에 도시한 바와 같이 액티브영역과 필드영역이 정의된 n형의 반도체 기판(31)의 소정영역에 p웰을 형성하고, 필드영역에 필드산화막을 형성한다.(도면에 도시되지 않았음) 이후에 반도체 기판(31)에 얇은 제 1 산화막과 제 1 실리콘층을 차례로 증착한다. 이후에 플로팅게이트 형성마스크를 이용하여 사진식각하므로써 제 1 실리콘층과 제 1 산화막을 이방성 식각하여 제 1 산화막라인과 제 1 실리콘라인을 형성한다.
이후에 전면에 제 2 산화막과 제 2 실리콘층과 캡절연막을 증착한 후에 지그재그(zig zag)모양의 콘트롤게이트 형성마스크를 이용하여 제 2 실리콘층과 제 2 산화막과 제 1 실리콘라인과 제 1 산화막라인을 차례대로 이방성 식각하여 터널산화막(32)과 플로팅게이트(33)와 게이트산화막(34)과 콘트롤게이트라인(35)과 게이트캡절연막(36)을 형성한다. 여기서 플로팅게이트(33)는 컨트롤게이트라인(35)과 지그 재그 모양의 꺽인부분에서 적층되도록 한다.
그리고 액티브영역에서 적층된 플로팅게이트(33)와 콘트롤게이트라인(35) 양측의 반도체 기판(31)의 표면내에 저농도의 n형 불순물이온을 주입하여 LDD(Lightly Doped Drain)영역(37)을 형성한다. 이후에 반도체 기판(31)전면에 제 3 산화막이나 질화막을 증착한 후에 에치백하여 측벽스페이서(38)를 형성한다. 그리고 액티브영역의 플로팅게이트(33)와 컨트롤게이트(35) 및 측벽스페이서(38) 양측의 반도체 기판(31)내에 고농도 N형 이온을 주입하여 소오스영역(39a)과 드레인영역(39b)을 형성한다. 이우헤 반도체 기판(31) 전면에 제 4 산화막이나 질화막으로 형성된 제 1 층간절연막(40)을 증착한다. 여기서 지그 재그 모양의 컨토롤게이트라인(35)중 서로 인접하는 플로팅게이트(33)사이의 반도체기판(31)에 소오스영역(39a)이 형성된다. 그리고 좀 더 넓은 간격으로 형성된 플로팅게이트(33)와 컨트롤게이트라인(35) 사이의 반도체기판(31)에 드레인영역(39b)이 형성된다.
도 3b에 도시한 바와 같이 제 1 감광막(41)을 도포한 후에 액티브영역 중 상기 좁은 간격으로 적층된 플로팅게이트(33)와 컨트롤게이트라인(35) 사이만 노출되도록 노광 및 현상공정으로 선택적으로 제 1 감광막(41)을 패터닝한다.
패터닝된 제 1 감광막(41)을 마스크로 이용하여 제 1 층간절연막(40)을 이방성 식각하여 소오스영역(39a)이 드러나도록 한다.
도 3c에 도시한 바와 같이 상기 반도체 기판(31)에 소오스영역(39a)과 콘택되도록 도핑된 폴리실리콘층이나 텅스텐층과 같은 도전층(42)을 증착한다.
도 3d에 도시한 바와 같이 상기 반도체 기판(31)상에 제 2 감광막(43)을 도포한 후에 노광 및 현상공정으로 드레인영역(39b)상측의 제 1 층간절연막(40)이 드러나도록 선택적으로 제 2 감광막(43)을 패터닝한다. 이후에 패턴닝된 제 2 감광막(43)을 마스크로 이용하여 드레인영역(39b) 상부의 제 1 층간절연막(40)만 드러나도록 도전층(42)을 이방성 식각하여 전체적으로 반도체 기판(31)에 평평한 소오스배선(42a)을 형성한다.
도 3e에 도시한 바와 같이 상기 반도체 기판(31)전면에 제 2 층간절연막(44)을 증착한다.
도 3f에 도시한 바와 같이 제 3 감광막(43)을 도포한 후에 노광 및 현상공정으로 제 3 감광막(45)을 선택적으로 패터닝한후 패터닝된 제 3 감광막(45)을 마스크로 이용하여 제 2 층간절연막(44)과 제 1 층간절연막(40)을 이방성 식각하여 비트라인 콘택영역(48)을 형성한다.
도 3g에 도시한 바와 같이 상기 드레인영역(39b)과 콘택되도록 제 2 층간절연막(44)상에 금속층 및 실리콘층을 증착하여 비트라인 배선(46)을 형성한다.
상기와 같은 본 발명 플래쉬 메모리 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 소오스영역의 배선을 평탄하게 형성하므로써 비저항을 낮출수 있고 소오스영역의 배선간의 간격을 넓힐 수 있으므로 셀의 사이즈를 감소시킬 수 있다.
둘째, 비트라인 배선 콘택영역을 지그 재그로 형성하여 로코스(LOCal Oxidation of Silicon:LOCOS) 피치를 감소시킬 수 있으므로 셀의 사이즈를 줄이는 데 효과적이다.

Claims (9)

  1. 반도체 기판의 복수개의 소정영역에 적층되어 형성되는 터널절연막과 플로팅게이트,
    상기 플로팅게이트를 덮으며 서로다른 간격을 갖도록 지그재그 모양으로 형성된 복수개의 게이트절연막과 컨트롤게이트라인과 게이트캡절연막,
    상기 플로팅게이트와 적층된 상기 컨트롤게이트라인중 상기 컨트롤게이트라인 간의 간격이 좁은 상기 반도체 기판내에 형성된 소오스영역,
    상기 플로팅게이트와 적층된 상기 컨트롤게이트라인 중 상기 컨트롤게이트라인간의 간격이 넓은 상기 반도체 기판에 지그재그로 형성된 드레인영역,
    상기 소오스영역이 드러나도록 형성된 소오스콘택영역과,
    상기 소오스콘택영역과 콘택되도록 상기 반도체 기판 상측 전면에 평평하게 형성된 제 1 배선,
    상기 드레인 영역이 지그재그 모양으로 드러나도록 형성된 비트라인 콘택영역과,
    상기 컨트롤게이트라인과 직교하는 방향으로 드레인영역과 콘택되도록 형성된 제 2 배선을 포함하여 구성됨을 특징으로 플래쉬 메모리.
  2. 제 1 항에 있어서, 상기 플로팅게이트는 상기 지그재그 모양으로 형성된 컨트롤게이트라인의 각진 부분에서 적층됨을 특징으로 플래쉬 메모리.
  3. 제 1 항에 있어서, 상기 드레인 영역은 상기 컨트롤게이트라인간의 간격이 넓은 부분에 지그재그 모양으로 형성됨을 특징으로 플래쉬 메모리.
  4. 제 1 항에 있어서, 상기 제 1 배선은 각각의 상기 소오스영역을 공통으로 연결하도록 평평하게 형성됨을 특징으로 플래쉬 메모리.
  5. 반도체 기판에 제 1 절연막과 반도체라인을 적층되도록 형성하는 단계,
    상기 반도체 기판 전면에 제 2 절연막과 반도체층과 제 3 절연막을 증착하는 단계,
    상기 제 2 절연막과 반도체층과 제 3 절연막을 상기 반도체라인과 직교하는 방향으로 지그재그 모양으로 식각하여 게이트절연막과 컨트롤게이트라인과 게이트캡절연막을 형성하는 단계,
    상기 컨트롤게이트라인을 마스크로 상기 제 1 절연막라인과 상기 반도체 라인을 식각하여 터널절연막과 플로팅게이트를 형성하는 단계,
    상기 플로팅게이트와 컨트롤게이트라인 양측에 측벽스페이서를 형성하는 단계,
    상기 플로팅게이트와 컨트롤게이트라인 및 상기 측벽스페이서 양측의 상기 반도체 기판에 소오스영역 및 드레인영역을 형성하는 단계,
    상기 반도체 기판에 제 1 층간절연막을 증착하는 단계,
    상기 컨트롤게이트라인 일측에 형성된 소오스영역 상측이 드러나도록 소오스 콘택영역을 형성하는 단계,
    상기 소오스 콘택영역과 콘택되도록 상기 제 1 층간절연막상에 도전층을 증착하는 단계,
    상기 드레인 영역상부의 상기 도전층만 제거하여 소오스 배선을 형성하는 단계,
    상기 반도체 기판에 제 2 층간 절연막을 증착하는 단계,
    상기 컨트롤게이트라인 타측에 형성된 드레인영역에 지그재그로 엇갈리도록 비트라인 콘택영역을 형성하는 단계,
    상기 비트라인 콘택영역과 콘택되도록 상기 컨트롤게이트라인과 직교하는 방향으로 비트라인 배선을 형성하는 단계를 포함함을 특징으로 하는 플래쉬 메모리의 제조방법.
  6. 제 5 항에 있어서, 상기 소오스배선은 상기 반도체 기판 전면에 평평하게 형성하여 각각의 상기 소오스영역을 공통으로 연결하도록 형성함을 특징으로 하는 플래쉬 메모리의 제조방법.
  7. 제 5 항에 있어서, 상기컨트롤게이트라인은 라인 간격이 서로 다른 폭으로 형성됨을 특징으로 하는 플래쉬 메모리의 제조방법.
  8. 제 7 항에 있어서, 상기 소오스영역은 상기 컨트롤게이트라인간의 간격이 좁은 영역에 형성함을 특징으로 하는 플래쉬 메모리의 제조방법.
  9. 제 7 항에 있어서, 상기 드레인 영역은 지그재그로 상기 컨트롤게이트라인간의 간격이 넓은 영역에 형성함을 특징으로 하는 플래쉬 메모리의 제조방법.
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