KR100308085B1 - 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법 - Google Patents

Abstract

본 발명은 플래시 셀 어레이(Flash Cell Array)에서 세그먼트 트랜지스터(Segment Transistor)와 셀 어레이를 연결하는 방법에 관한 것으로서, 반도체 기판상에 제 1 절연막을 형성하는 단계와, 상기 반도체 기판의 세그먼트 영역에 일정한 간격을 갖는 복수개의 세그먼트 확산라인 및 그 표면에 제 2 절연막을 형성하는 단계와, 상기 반도체 기판의 세그먼트 영역상에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층 양측의 반도체 기판 표면내에 셀 확산라인을 형성하는 단계와, 상기 셀 확산라인 상부의 반도체 기판상에 제 1 도전층과 소정부분이 오버랩되도록 제 3 절연막을 형성하는 단계와, 상기 제 1 도전층상에 이웃하는 제 3 절연막과 소정부분이 오버랩되도록 제 2 도전층을 형성하는 단계와, 상기 제 3 절연막상에 워드라인을 형성하는 단계와, 상기 제 3 절연막을 마스크로 이용하여 상기 제 2 도전층 및 제 1 도전층을 선택적으로 제거하는 단계와, 상기 제 1 절연막 및 제 2 절연막을 선택적으로 제거하고 제거된 부분에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 사이의 세드먼트 확산라인의 표면이 소정부분 노출되도록 콘택홀을 갖는 제 4 절연막을 형성하는 단계와, 상기 콘택홀을 통해 세그먼트 확산라인과 전기적으로 연결되는 배선 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법{method for doing contact segment transistor and cell array in flash cell array}

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 플래시 셀 어레이(Flash Cell Array)에서 세그먼트 트랜지스터(Segment Transistor)와 셀 어레이를 연결하는 방법에 관한 것이다.

일반적으로 플래시 셀 어레이 구조중 셀 어레이의 집적도를 높이기 위하여 같은 비트라인을 공유하는 배열 구조가 쓰이고 있다. 이러한 어레이 구조에는 다양한 방법이 있는데 드레인 라인과 소오스 라인을 번갈아 가면서 바꾸어 사용하는 가상 그라운드(Virtual ground)방식과 두 개의 드레인 라인 사이에 고정된 하나의 소오스 라인을 형성하는 공통 비트 라인(Common Bit Line), 공통 그라운드 라인(Common Ground Line) 방식이 있다.

도 1은 일반적인 공통 비트 라인 및 공통 그라운드 라인 방식의 셀 어레이 구조의 예이다.

도 1과 같이, 일정한 간격을 갖고 일 방향으로 형성되는 복수개의 비트 라인(1)들과, 상기 각 비트 라인(1)과 수직한 방향으로 일정한 간격을 갖고 형성되는 워드 라인(2)들과, 상기 각 워드 라인(2)에 게이트가 연결되고 소오스 및 드레인이 비트 라인(1)에 연결되는 복수개의 플래시 셀(3)들과, 상기 각 워드 라인(2)사이의 플래시 셀(3)에 소오스 및 드레인 라인이 전기적으로 연결되는 복수개의 세그먼트 트랜지스터(4)로 구성된다.

상기와 같이 비트 라인(1)을 공유하기 위한 셀 어레이 구조를 만들기 위해서는 공유 비트 라인(1) 끝에 세그먼트 트랜지스터(4)가 있어서 세그먼트 트랜지스터(4)의 동작으로 하나의 비트 라인(1)을 선택할 수 있도록 하여야 한다.

상기 구조는 셀 공정 초기에 셀의 소오스와 드레인 사이에 전도성의 확산 라인(Diffusion Line)을 먼저 만들어야 한다. 셀 공정 초기에 형성된 확산 라인을 셀 공정 후기에 형성되는 세그먼트 트랜지스터와 연결되는 접합부위(10)가 공통 비트라인 어레이 구조의 핵심 기술이 된다.

상기 접합부위(10)의 비균일성은 바로 셀들의 특성의 비균일성으로 나타나기 때문에 접합부위(10)는 포토공정의 변화에도 둔감해야 하고, 에치(Etch) 공정도 용이하도록 구성되어야 한다.

이하, 첨부된 도면을 참고하여 종래의 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법을 설명하면 다음과 같다.

도 2a 내지 도 2h는 종래의 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 산화막(12)을 형성하고, 상기 제 1 산화막(12)상에 제 1 폴리 실리콘층(13)을 형성한 후, 상기 제 1 폴리 실리콘층(13)이 세그먼트 부위에만 남도록 선택적으로 패터닝한다.

이어, 상기 패터닝된 제 1 폴리 실리콘층(13)을 마스크로 이용하여 상기 반도체 기판(11)에 불순물 이온을 주입한다.

도 2b에 도시한 바와 같이, 상기 불순물 이온주입 후 확산공정으로 제 1 폴리 실리콘층(13) 양측의 반도체 기판(11) 표면내에 셀 확산라인(14)을 형성한다. 이때 확산공정으로 상기 셀 확산라인(14)의 표면에는 매립(Buried) 산화막(15)이 형성된다.

도 2c에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 셀 배열 부위의 공정을 위하여 제 2 산화막(16)을 형성하고, 포토 및 에치공정으로 상기 제 2 산화막(16)이 세그먼트 부위를 제외한 부분에만 남도록 패터닝한다.

여기서 상기 포토공정의 변화로 인하여 일측의 제 1 폴리 실리콘층(13)과 제 2 산화막(16)이 오버랩되고, 타측의 제 1 폴리 실리콘층(13)과 제 2 산화막(16)은 일정한 거리만큼 이격된다.

도 2d에 도시한 바와 같이, 상기 제 2 산화막(16)을 포함한 반도체 기판(11)의 전면에 제 2 폴리 실리콘층(17)을 형성하고, 포토 및 에치공정으로 상기 제 2 폴리 실리콘층(17)이 세그먼트 부위에만 남도록 패터닝한다.

여기서 상기 제 2 폴리 실리콘층(17)은 상기 제 2 산화막(16)의 양끝단에 소정부분에 오버랩되어 형성된다.

도 2e에 도시한 바와 같이, 상기 패터닝된 제 2 폴리 실리콘층(17)의 표면에 ONO(Oxide Nitride Oxide)막(18)을 형성하고, 상기 제 2 폴리 실리콘층(17) 양측의 제 2 산화막(16)상에 워드라인(19)을 형성한다.

여기서 상기 워드 라인(19)은 상부에 캡 절연막(20)과 양측면에 제 1 측벽스페이서(21)가 형성되어 있다.

도 2f에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 포토레지스트막(22)을 도포한 후, 노광 및 현상공정으로 포토레지스트막(22)을 패터닝한다.

여기서 상기 패터닝된 포토레지스트막(22)은 세그먼트 트랜지스터를 형성하기 위하여 워드라인(19)을 포함한 세그먼트 이외의 부분에만 남도록 패터닝된다.

이어, 상기 패터닝된 포토레지스트막(22) 및 제 2 산화막(16)을 마스크로 이용하여 노출된 ONO막(18), 제 2 폴리 실리콘층(17), 제 1 폴리 실리콘층(13), 제 1 산화막(12)을 차례로 제거한다.

한편, 상기 포토공정의 변화에 의해 도면에서 미설명한 A 및 B 부분과 같이 제 1 폴리 실리콘층(13)의 일부가 잔류하거나 셀 확산라인(14)이 형성된 반도체 기판(11)까지 식각되어 버린다.

도 2g에 도시한 바와 같이, 상기 포토레지스트막(22)을 제거하고, 상기 노출된 반도체 기판(11)의 표면에 게이트 산화막(23)을 형성하고, 상기 게이트 산화막(23)을 포함한 전면에 제 3 폴리 실리콘층(24)을 형성한다.

이어, 포토공정 및 에칭 공정을 사용하여 상기 제 3 폴리 실리콘층(24)을 선택적으로 패터닝하여 세그먼트 트랜지스터의 게이트 전극(24a)을 형성한다.

한편, 상기 세그먼트 트랜지스터의 게이트 전극(24a)으로 사용된 제 3 폴리 실리콘층(24)은 상기 워드 라인(19)의 일측과 오버랩되어 잔류하게 된다.

그리고 상기 게이트 전극(24a)을 마스크로 이용하여 전면에 불순물 이온을주입하여 게이트 전극(24a) 양측의 반도체 기판(11) 표면내에 세그먼트 확산라인(즉, 소오스 및 드레인 영역)(25)을 형성한다.

여기서 상기 게이트 전극(24a)의 양측면에 제 2 측벽 스페이서(26)를 형성하여 상기 세그먼트 확산라인(25)이 LDD(Lightly Doped Drain) 구조를 갖도록 형성한다.

한편, 상기 각 세그먼트 확산라인(25)은 셀 확산라인(14)과 연결된다.

이때 도면에서와 같이 일측은 제 1 폴리 실리콘층(13)과 제 2 산화막(16)이 오버랩됨으로써 셀 확산라인(14)과 세그먼트 확산라인(25)이 연결되지 않을 수 있고, 타측은 에치 공정시에 발생한 손상으로 인하여 셀 확산라인(14)과 세그먼트 확산라인(15)이 연결되지 않을 수 있다.

도 2h에 도시한 바와 같이, 상기 게이트 전극(24a)을 포함한 반도체 기판(21)의 전면에 층간 절연막(26)을 형성하고, 포토 및 에치 공정으로 상기 게이트 전극(24a)사이의 세그먼트 확산라인(25)의 표면이 노출되도록 상기 층간 절연막(26)을 선택적으로 제거하여 콘택홀을 형성한다.

이어, 상기 콘택홀내부에 도전성 플러그(27)를 형성하고, 전면에 금속층을 증착한 후 선택적으로 패터닝하여 상기 도전성 플러그(27)를 통해 세그먼트 확산라인(25)과 전기적으로 연결되는 금속배선(28)을 형성한다.

그러나 상기와 같은 종래의 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법에 있어서 다음과 같은 문제점이 있었다.

첫째, 포토공정의 변화에 의해 비대칭적인 연결부위를 초래하기 때문에 셀 배열이 세그먼트 부위를 기준으로 좌우의 특성이 다를 수 있다.

둘째, 포토공정의 변화에 의해 세그먼트 확산라인과 셀 확산라인이 연결되지 않는 치명적이 불량을 야기 할 수 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 플래시 셀 배열과 세그먼트 트랜지스터와의 연결을 보다 정밀하게 하도록 한 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 공통 비트 라인 및 공통 그라운드 라인 방식의 셀 어레이

도 2a 내지 도 2h는 종래의 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법을 나타낸 공정단면도

도 3a 내지 도 3i는 본 발명에 의한 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법을 나타낸 공정단면도

도면의 주요부분에 대한 부호의 설명

31 : 반도체 기판 32 : 제 1 산화막

33 : 제 1 포토레지스트막 34 : 세그먼트 확산라인

35 : 매립 산화막 36 : 제 1 폴리 실리콘층

37 : 셀 확산라인 38 : 제 2 산화막

39 : 제 2 폴리 실리콘층 40 : ONO막

41 : 워드 라인 42 : 캡 절연막

43 : 제 1 측벽 스페이서 44 : 제 2 포토레지스트막

45 : 게이트 산화막 46 : 제 3 폴리 실리콘층

47 : 제 2 측벽 스페이서 48 : 층간 절연막

49 : 도전성 플러그 50 : 금속배선

상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법은 반도체 기판상에 제 1 절연막을 형성하는 단계와, 상기 반도체 기판의 세그먼트 영역에 일정한 간격을 갖는 복수개의 세그먼트 확산라인 및 그 표면에 제 2 절연막을 형성하는 단계와, 상기 반도체 기판의 세그먼트 영역상에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층 양측의 반도체 기판 표면내에 셀 확산라인을 형성하는 단계와, 상기 셀 확산라인 상부의 반도체 기판상에 제 1 도전층과 소정부분이 오버랩되도록 제 3 절연막을 형성하는 단계와, 상기 제 1 도전층상에 이웃하는 제 3 절연막과 소정부분이 오버랩되도록 제 2 도전층을 형성하는 단계와, 상기 제 3 절연막상에 워드라인을 형성하는 단계와, 상기 제 3 절연막을 마스크로 이용하여 상기 제 2 도전층 및 제 1 도전층을 선택적으로 제거하는 단계와, 상기 제 1 절연막 및 제 2 절연막을 선택적으로 제거하고 제거된 부분에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 사이의 세드먼트 확산라인의 표면이 소정부분 노출되도록 콘택홀을 갖는 제 4 절연막을 형성하는 단계와, 상기 콘택홀을 통해 세그먼트 확산라인과 전기적으로 연결되는 배선 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법을 상세히 설명하면 다음과 같다.

도 3a 내지 도 3i는 본 발명에 의한 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법을 나타낸 공정단면도이다.

도 3a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 산화막(32)을 형성하고, 상기 제 1 산화막(32)상에 제 1 포토레지스트막(33)을 도포한 후, 노광 및 현상공정으로 세그먼트 부위의 일부만이 오픈되도록 제 1 포토레지스트막(33)을 패터닝한다.

이어, 상기 패터닝된 제 1 포토레지스트막(33)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 불순물 이온을 주입한다.

도 3b에 도시한 바와 같이, 상기 제 1 포토레지스트막(33)을 제거하고, 상기 이온주입된 불순물 이온을 확산시키어 반도체 기판(31)의 표면내에 일정한 간격을 갖는 복수개의 세그먼트 확산라인(34)들을 형성한다.

이때 상기 확산 공정으로 인하여 세그먼트 확산라인(34)의 표면에는 매립 산화막(35)이 형성된다.

여기서 상기 매립 산화막(35)은 에치 공정시 반도체 기판(31)에 손상을 방지할 수 있도록 충분한 두께를 갖도록 형성한다. 즉, 이후 게이트 전극 형성시 포토공정의 변화에 무관하게 채널길이가 형성될 수 있는 두께로 형성한다.

도 3c에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 제 1 폴리 실리콘층(36)을 형성하고, 포토 및 에치 공정으로 상기 제 1 폴리 실리콘층(36)을 세그먼트 부위에만 남도록 선택적으로 패터닝한다.

이어, 상기 패터닝된 제 1 폴리 실리콘층(36)을 마스크로 이용하여 전면에 불순물 이온을 주입하여 상기 제 1 폴리 실리콘층(36) 양측의 반도체 기판(31) 표면내에 셀 확산라인(37)을 각각 형성한다.

도 3d에 도시한 바와 같이, 상기 제 1 폴리 실리콘층(36)을 포함한 반도체 기판(31)의 전면에 제 2 산화막(38)을 형성하고, 포토 및 에치 공정으로 제 2 산화막(38)을 패터닝한다.

이때 상기 제 2 산화막(38)은 세그먼트 부위는 모두 제거되고, 상기 제 1 폴리 실리콘층(36)의 양끝단에 오버랩 되어지게 형성된다.

도 3e에 도시한 바와 같이, 상기 제 2 산화막(38)을 포함한 반도체 기판(31)의 전면에 제 2 폴리 실리콘층(39)을 형성하고, 포토 및 에치공정으로 상기 제 2 폴리 실리콘층(39)이 세그먼트 부위에만 남도록 패터닝한다.

여기서 상기 제 2 폴리 실리콘층(39)의 양끝단은 제 2 산화막(38)과 소정부분이 오버랩된다.

도 3f에 도시한 바와 같이, 상기 제 2 폴리 실리콘층(39)의 표면에ONO막(40)을 형성하고, 상기 제 2 산화막(38)상에 통상적인 공정에 의해 워드 라인(41)을 형성한다.

여기서 상기 워드 라인(41)은 상부에는 통상적인 방법에 의해 캡 절연막(42)이 형성되고, 양측면에 제 1 측벽 스페이서(43)가 형성된다.

도 3g에 도시한 바와 같이, 상기 워드 라인(41)을 포함한 반도체 기판(31)의 전면에 제 2 포토레지스트막(44)을 도포한 후, 노광 및 현상공정으로 세그먼트 부위만 제거되도록 제 2 포토레지스트막(44)을 패터닝한다.

이어, 상기 패터닝된 제 2 포토레지스트막(44) 및 제 2 산화막(38)을 마스크로 이용하여 상기 세그먼트 부위에 형성된 ONO막(40), 제 2 폴리 실리콘층(39), 제 1 폴리 실리콘층(36)을 선택적으로 제거한다.

여기서 상기 제 2 산화막(38)과 오버랩된 부분의 제 1 폴리 실리콘층(36)은 잔류하게 된다.

즉, 제 2 산화막(38)과 제 1 폴리 실리콘층(36)이 충분히 오버랩되어 있기 때문에 포토공정의 변화에 의해 종래와 같은 문제를 방지할 수 있다.

그리고 상기 노출된 매립 산화막(35) 및 제 1 산화막(32)을 선택적으로 제거한다.

한편, 상기 매립 산화막(35)은 두껍게 형성되어 있으므로 모두 제거되지 않고 소정두께가 잔류하게 된다.

도 3h에 도시한 바와 같이, 상기 노출된 반도체 기판(31)의 표면에 게이트 산화막(45)을 형성하고, 상기 반도체 기판(31)의 전면에 제 3 폴리 실리콘층(46)을형성한다.

이어, 포토공정 및 에치 공정으로 상기 제 3 폴리 실리콘층(46)을 선택적으로 제거하여 게이트 산화막(45)상에 게이트 전극(46a)을 형성한다.

여기서 상기 게이트 전극(46a)은 세그먼트 확산라인(34)의 길이보다 길게 형성하여 포토공정의 변화에 무관하게 채널길이가 형성되도록 한다.

이어, 상기 게이트 전극(46a)을 포함한 전면에 절연막을 형성한 후 에치백공정을 실시하여 상기 게이트 전극(46a)의 양측면에 제 2 측벽 스페이서(47)를 형성한다.

도 3i에 도시한 바와 같이, 상기 게이트 전극(46a)을 포함한 반도체 기판(31)의 전면에 층간 절연막(48)을 형성하고, 상기 게이트 전극(46a) 사이의 세그먼트 확산라인(34)의 표면이 노출되도록 상기 층간 절연막(48) 및 매립 산화막(35)을 선택적으로 제거하여 콘택홀을 형성한다.

이어, 상기 콘택홀내부에 도전성 플러그(49)를 형성하고, 상기 도전성 플러그(49)를 포함한 반도체 기판(31)의 전면에 금속층을 형성한 후, 포토 공정 및 에치 공정으로 도전성 플러그(49) 및 그에 인접한 층간 절연막(48)상에만 남도록 상기 금속층을 선택적으로 제거하여 금속 배선(50)을 형성한다.

여기서 상기 세그먼트 확산라인(34)은 셀 확산라인(38)과 선택적으로 연결됨과 동시에 금속배선(50)과 연결된다.

이상에서 설명한 바와 같이 본 발명에 의한 플래시 셀 어레이에서 세그먼트트랜지스터와 셀 어레이를 연결하는 방법은 다음과 같은 효과가 있다.

즉, 셀 배열과 세그먼트 트랜지스터와의 접합부위가 포토공정의 변화에 무관하게 연결할 수 있기 때문에 종래 기술에서 발생할 수 있는 세그먼트 중심으로 좌우 셀 배열의 차이 유발과 접합 불량을 방지할 수 있다.

Claims (3)

1. 반도체 기판상에 제 1 절연막을 형성하는 단계;

   상기 반도체 기판의 세그먼트 영역에 일정한 간격을 갖는 복수개의 세그먼트 확산라인 및 그 표면에 제 2 절연막을 형성하는 단계;

   상기 반도체 기판의 세그먼트 영역상에 제 1 도전층을 형성하는 단계;

   상기 제 1 도전층 양측의 반도체 기판 표면내에 셀 확산라인을 형성하는 단계;

   상기 셀 확산라인 상부의 반도체 기판상에 제 1 도전층과 소정부분이 오버랩되도록 제 3 절연막을 형성하는 단계;

   상기 제 1 도전층상에 이웃하는 제 3 절연막과 소정부분이 오버랩되도록 제 2 도전층을 형성하는 단계;

   상기 제 3 절연막상에 워드라인을 형성하는 단계;

   상기 제 3 절연막을 마스크로 이용하여 상기 제 2 도전층 및 제 1 도전층을 선택적으로 제거하는 단계;

   상기 제 1 절연막 및 제 2 절연막을 선택적으로 제거하고 제거된 부분에 게이트 절연막을 형성하는 단계;

   상기 게이트 절연막상에 게이트 전극을 형성하는 단계;

   상기 게이트 전극 사이의 세그먼트 확산라인의 표면이 소정부분 노출되도록 콘택홀을 갖는 제 4 절연막을 형성하는 단계;

   상기 콘택홀을 통해 세그먼트 확산라인과 전기적으로 연결되는 배선 라인을 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법.
2. 제 1 항에 있어서, 상기 게이트 전극의 길이는 세그먼트 확산라인의 길이보다 길게 형성하는 것을 특징으로 하는 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법.
3. 제 1 항에 있어서, 상기 제 2 절연막은 게이트 전극 형성시 포토공정의 변화에 무관하게 채널길이가 형성될 수 있는 두께로 형성하는 것을 특징으로 하는 플래시 셀 어레이에서 세그먼트 트랜지스터와 셀 어레이를 연결하는 방법.