KR20050086036A - 반도체소자의 콘택 플러그 구조체 및 그 형성 방법 - Google Patents

반도체소자의 콘택 플러그 구조체 및 그 형성 방법 Download PDF

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Abstract

반도체소자의 콘택 플러그 구조체 및 그 형성 방법을 제공한다. 이 방법은 반도체기판 상에 하부 층간절연막 및 상부 콘택홀들을 갖는 상부 층간절연막 패턴을 차례로 형성하고, 상부 콘택홀들의 내벽에 식각저지 스페이서들을 형성한 후, 하부 층간절연막을 패터닝하여 하부 콘택홀들을 갖는 하부 층간절연막 패턴을 형성하는 단계를 포함한다. 이어서, 하부 콘택홀들의 내경을 증가시킨 후, 하부 콘택홀 및 상부 콘택홀을 채우는 콘택 플러그를 형성한다.

Description

반도체소자의 콘택 플러그 구조체 및 그 형성 방법{Contact Plug Structure Of Semiconductor Device And Method Of Forming The Same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 반도체소자의 콘택 플러그 구조체 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 서로 다른 공정 단계들에서 형성되는 서로 다른 물질막 패턴들은 정확하게 정렬하기가 어려워진다. 이러한 기술적 어려움은 게이트 패턴들과 이들 사이의 활성영역을 노출시키는 콘택홀의 경우 또는 비트 라인 콘택 플러그와 그 상부를 지나는 비트 라인의 경우에 다양한 문제를 유발할 수 있다.
도 1 내지 도 3은 콘택 플러그 구조체의 형성하기 위한 종래 기술의 통상적인 방법을 설명하기 위한 공정 단면도들로서, 셀 어레이의 활성영역들에 평행한 방향의 단면을 나타낸다. 도 4는 종래 기술의 통상적인 콘택 플러그 구조체를 설명하기 위한 공정 단면도로서, 셀 어레이의 활성영역들을 가로지르는 방향의 단면을 나타낸다. 즉, 도 4과 도 1 내지 도 3은 서로 수직한 방향의 단면을 도시한다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 활성영역들을 정의하는 소자분리막(도 4의 20 참조)을 형성한다. 이후, 상기 활성영역들을 가로지르는 복수개의 게이트 패턴(30)을 형성한다. 상기 게이트 패턴들(30) 사이의 활성영역에는 소오스 영역(S) 및 드레인 영역(D)이 번갈아 형성된다.
상기 소오스 영역(S) 및 상기 드레인 영역(D)이 형성된 결과물의 전면을 콘포말하게 덮는 제 1 식각저지막(40)을 형성한다. 이어서, 상기 제 1 식각저지막(40) 상에 평탄한 상부면을 갖는 층간절연막(50)을 형성한다. 상기 층간절연막(50)은 실리콘 산화막으로 형성하고, 상기 제 1 식각저지막(40)은 상기 층간절연막(50)에 대해 식각 선택성을 갖는 실리콘 질화막으로 형성한다.
이어서, 상기 층간절연막(50)을 패터닝하여, 상기 제 1 식각저지막(30)의 소정영역들(예를 들면, 상기 드레인 영역(D)의 상부에 배치된 상기 제 1 식각 저지막(30)의 상부면)을 노출시키는 콘택홀들(55)을 형성한다. 이때, 상기 콘택홀들(55)은 통상적인 사진/식각 공정을 통해 형성되기 때문에, 상기 게이트 패턴들(30)에 대해 비대칭적으로 형성될 수 있다. 즉, 한개의 콘택홀(55)과 이에 인접하는 두개의 게이트 패턴들(30) 사이의 거리는 서로 다를 수 있다. 이러한 비대칭성이 해소되지 않을 경우, 최종 결과물에서 인접한 두개의 게이트 패턴들(30)은 서로 다른 커플링 비율(coupling ratio)을 갖게 되며, 나아가 짝-홀 불량(even-odd failure) 또는 셀 트랜지스터의 소거 전압의 문턱값 산포가 증가하는 문제가 유발될 수 있다.
도 2를 참조하면, 이러한 비대칭성에 따른 문제를 예방하기 위해, 상기 콘택홀들(55)의 내경을 확장하는 공정을 실시한다. 상기 확장 공정은 상기 제 1 식각저지막(40)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 등방성 습식 식각의 방법으로 실시된다. 이에 따라, 상기 제 1 식각저지막들(40)은 상기 게이트 패턴들(30)의 외벽에서 노출된다. 결과적으로, 상기 콘택홀들(55)과 상기 게이트 패턴들(30) 사이 거리의 비대칭성은 치유될 수 있다.
하지만, 상기 습식 식각의 방법으로 실시되는 확장 공정은 상기 콘택홀(55)의 상부 단면이 완만한 곡선을 갖게하는 결과를 초래한다. 그 결과, 상기 콘택홀(55)은 (도시된 것처럼) 과도하게 넓은 상부 입구를 가질 수도 있다.
도 3 및 도 4를 참조하면, 상기 콘택홀들(55)을 통해 노출되는 상기 제 1 식각저지막(40)을 패터닝하여, 상기 드레인 영역(D)의 상부면을 노출시킨다. 이때, 상기 소오스 영역(S) 및 게이트 패턴(30)에 전압을 인가하기 위해 형성되는 공통 소오스 영역 또는 게이트 콘택 영역은 상기 드레인 영역(D)을 노출시키는 공정 동안에 함께 노출될 수 있다.
이어서, 내경이 확장된 상기 콘택홀들(55)을 통해 상기 노출된 드레인 영역(D)에 접촉하는 콘택 플러그들(60)을 형성한다. 상기 층간절연막(50)의 상부에는 상기 콘택 플러그들(60)에 전기적으로 연결되는 비트 라인들(70)이 형성된다. 상기 비트 라인들(70)은 상기 콘택 플러그들(60)의 상부를 지나면서, 상기 게이트 패턴들(30)을 가로지르는 방향으로 형성된다.
하지만, 상술한 것처럼, 상기 콘택홀(55) 내경을 확장하기 위한 공정에 의해 상기 콘택홀들(55)의 상부 내경이 과도하게 증가한 경우, 소정의 비트 라인(70)과 이에 인접하는 콘택 플러그(60) 사이의 간격이 감소함으로써, 이들 사이에 전기적 쇼트(short)가 발생할 수 있다. 이는 상기 비트 라인(70) 형성 공정과 상기 콘택홀(55) 형성 공정 사이에 오정렬이 발생할 경우 더욱 심각한 결과를 초래할 수 있다. 결과적으로, 상기 게이트 패턴들(30)과 콘택 플러그(60) 사이의 오정렬의 문제를 예방하기 위한 상기 콘택홀 확장 공정은 상기 콘택 플러그(60)와 상기 비트 라인(70) 사이에서 발생하는 오정렬의 문제를 더욱 악화시킨다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패턴과 콘택홀 사이의 오정렬 및 콘택 플러그와 비트 라인 사이의 오정렬을 모두 예방할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 짝-홀 불량의 문제뿐만이 아니라 비트 라인과 콘택 플러그 사이의 쇼트 문제가 예방될 수 있는 반도체 소자의 콘택 플러그 구조체를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 콘택홀의 상부 직경의 증가를 예방하기 위한 식각저지 스페이서를 구비하는 콘택 플러그 구조체를 제공한다. 이 구조체는 반도체기판 상에 배치되어 상기 반도체기판의 소정영역을 노출시키는 하부 콘택홀들을 구비하는 하부 층간절연막 패턴, 상기 하부 층간절연막 패턴 상에 배치되어 상기 하부 콘택홀들에 연결되는 상부 콘택홀들을 구비하는 상부 층간절연막 패턴, 상기 상부 콘택홀들의 측벽에 형성되는 식각저지 스페이서 및 상기 식각저지 스페이서가 형성된 상부 콘택홀 및 그 아래의 하부 콘택홀들을 채우는 콘택 플러그을 포함한다.
상기 하부 층간절연막 패턴과 상기 상부 절연막 패턴 사이에는 상부 식각저지막 패턴이 더 개재되되, 상기 상부 식각 저지막 패턴은 상기 상부 절연막 패턴에 대해 식각 선택성을 갖는 물질로 형성된다. 또한, 상기 하부 층간절연막 패턴과 상기 반도체기판 사이에는 게이트 패턴이 배치되고, 상기 게이트 패턴과 상기 하부 층간절연막 패턴 사이에는 하부 식각저지막이 배치된다. 이때, 상기 하부 식각저지막은 상기 하부 층간절연막 패턴에 대해 식각 선택성을 갖는 물질로 형성된다.
바람직하게는, 상기 하부 층간절연막 패턴 및 상기 상부 층간절연막 패턴은 실리콘 산화막으로 형성되고, 상기 식각저지 스페이서는 실리콘 질화막 또는 실리콘 산화질화막으로 형성된다. 또한, 상기 식각저지 스페이서는 그 하부에 형성된 상기 하부 콘택홀보다 좁은 내경을 갖는다.
상기 또다른 기술적 과제를 달성하기 위하여, 본 발명은 식각저지 스페이서를 콘택홀의 상부에 형성하는 단계를 포함하는 콘택 플러그 구조체의 형성 방법을 제공한다. 이 방법은 반도체기판 상에 하부 층간절연막을 형성하고, 상기 하부 층간절연막 상에 상기 하부 층간절연막의 소정영역 상부면을 노출시키는 상부 콘택홀들을 갖는 상부 층간절연막 패턴을 형성한 후, 상기 상부 콘택홀들의 내벽에 식각저지 스페이서들을 형성하는 단계를 포함한다. 이후, 상기 식각저지 스페이서들 및 상기 상부 층간절연막 패턴을 식각 마스크로 사용하여 상기 하부 층간절연막을 이방성 식각함으로써, 하부 콘택홀들을 갖는 하부 층간절연막 패턴을 형성한다. 이어서, 상기 하부 콘택홀들의 내경을 증가시키는 식각 공정을 실시한 후, 상기 증가된 내경을 갖는 하부 콘택홀 및 상기 식각저지 스페이서가 형성된 상기 상부 콘택홀을 채우는 콘택 플러그를 형성한다.
상기 하부 층간절연막을 형성하기 전에 상기 반도체기판 상에 복수개의 게이트 전극 패턴들을 형성하고, 상기 게이트 전극 패턴들을 포함하는 결과물의 전면에 하부 식각저지막을 더 형성하는 것이 바람직하다. 이때, 상기 게이트 전극 패턴은 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 및 제어 게이트 전극으로 구성될 수 있다.
바람직하게는, 상기 식각저지 스페이서들은 상기 하부 층간절연막에 대해 식각 선택성을 갖는 물질로 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 5 내지 도 10은 본 발명에 따른 반도체소자의 콘택 플러그 구조체 형성 방법을 나타내는 공정 단면도들이다.
도 5를 참조하면, 반도체기판(100)의 소정영역에 활성영역들을 정의하는 소자분리막(도 11의 110 참조)을 형성한다. 상기 소자분리막이 형성된 반도체기판의 전면에 게이트 절연막(120) 및 게이트 전극막(130)을 차례로 형성한다. 상기 게이트 절연막(120)은 상기 반도체기판(100)을 열산화시켜 형성한 실리콘 산화막인 것이 바람직하다. 상기 게이트 전극막(130)은 차례로 적층된 부유 게이트 도전막(132), 게이트 층간절연막(134) 및 제어 게이트 도전막(136)으로 형성된다. 상기 부유 게이트 도전막(132)은 다결정 실리콘막이고, 상기 게이트 층간절연막(134)은 차례로 적층된 실리콘 산화막-실리콘질화막-실리콘 산화막(ONO막)이고, 상기 제어 게이트 도전막(136)은 차례로 적층된 다결정 실리콘막 및 텅스텐 실리사이드막으로 형성한다. 하지만, 다양한 종류의 물질들이 상기 게이트 절연막(120) 및 상기 게이트 전극막(130)을 위해 사용될 수 있다.
상기 게이트 전극막(130)의 상부에 복수개의 게이트 마스크 패턴들(140)을 형성한다. 상기 게이트 마스크 패턴들(140)은 상기 활성영역을 가로지르는 방향으로 형성된다. 상기 게이트 마스크 패턴(140)은 사진 공정을 통해 형성된 포토 레지스트막인 것이 바람직하다. 이에 더하여, 상기 게이트 마스크 패턴들(140)을 형성하기 전에, 상기 게이트 전극막(130)의 상부에는 캐핑막이 더 형성될 수도 있다. 상기 캐핑막은 게이트 패턴 형성을 위한 후속 공정에서 반사방지막 또는 하드마스크로 사용될 수 있다.
도 6을 참조하면, 상기 게이트 마스크 패턴들(140)을 식각 마스크로 사용하여, 상기 게이트 전극막(130)을 식각한다. 이에 따라, 상기 활성영역들을 가로지르는 게이트 전극 패턴들(130')이 형성된다. 상기 게이트 전극 패턴(130')은 차례로 적층된 부유 게이트 전극(132'), 게이트 층간절연막 패턴(134') 및 제어 게이트 전극(136')으로 구성된다. 이때, 상기 게이트 절연막(120)도 패터닝되어 게이트 절연막 패턴(120')을 형성할 수 있다.
상기 게이트 전극 패턴(130')을 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 게이트 전극 패턴들(130') 사이의 활성영역에 소오스 영역(S) 및 드레인 영역(D)을 형성한다. 상기 소오스 영역(S) 및 드레인 영역(D)은 LDD 구조를 가질 수도 있으며, 이를 위해 상기 게이트 전극 패턴들(130')의 양측벽에는 게이트 스페이서가 형성될 수도 있다.
상기 소오스/드레인 영역들(S,D)이 형성된 결과물의 전면에 하부 식각저지막(150)을 콘포말하게 형성하고, 상기 하부 식각저지막(150)의 상부에는 하부 층간절연막(160)을 형성한다. 이에 더하여, 상기 하부 층간절연막(160)의 상부에는 상부 식각 저지막(170)을 더 형성할 수도 있다. 상기 하부 층간절연막(160)은 실리콘 산화막으로 형성하고, 이를 형성하는 단계는 화학적-기계적 연마 또는 Reflow 공정 등과 같은 상부면을 평탄화시키는 단계를 포함할 수 있다. 상기 하부 식각저지막(150)은 상기 하부 층간절연막(160)에 대해 식각 선택성을 갖는 절연막으로 형성하며, 바람직하게는 실리콘 질화막으로 형성한다.
도 7을 참조하면, 상기 상부 식각저지막(170) 상에, 복수개의 상부 콘택홀들(185)을 갖는 상부 층간절연막 패턴(180)을 형성한다. 상기 상부 층간절연막 패턴(180)은 실리콘 산화막으로 형성하는 것이 바람직하고, 상기 상부 식각저지막(170)은 상기 상부 층간절연막 패턴(180)에 대해 식각선택성을 갖는 물질막, 예를 들면, 실리콘 질화막 또는 실리콘 산화질화막으로 형성하는 것이 바람직하다. 상기 상부 콘택홀(185)은 상기 드레인 영역(D)의 상부에서 상기 상부 식각저지막(170)을 노출시키도록 형성된다.
이어서, 상기 상부 콘택홀(185)의 내벽에 식각저지 스페이서들(190)을 형성한다. 상기 식각저지 스페이서(190)는 상기 하부 층간절연막(160)에 대해 식각 선택성을 갖는 절연막으로, 바람직하게는 실리콘 질화막 또는 실리콘 산화질화막 중의 한가지로 형성할 수 있다. 상기 식각저지 스페이서(190) 및 상기 상부 층간절연막 패턴(180)을 식각 마스크로 사용하여 상기 하부 식각저지막(150)이 노출될 때까지, 상기 하부 층간절연막(160)을 이방성 식각한다. 이에 따라, 상기 상부 콘택홀(185)의 아래에는 하부 콘택홀(165)을 갖는 하부 층간절연막 패턴(160')이 형성된다. 상기 하부 콘택홀(165)은 상기 상부 콘택홀(185)의 아래에 형성되고, 상기 식각저지 스페이서(190)와 유사한 내부 직경을 갖는다.
도 8을 참조하면, 상기 식각저지 스페이서(190)에 비해 상기 하부 층간절연막 패턴(160')의 식각 속도가 월등하게 빠른, 즉 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 하부 층간절연막 패턴(160')이 형성된 결과물을 등방성 식각한다. 이에 따라, 상기 하부 콘택홀(165)의 내부 직경은 상기 식각저지 스페이서(190)의 내부 직경보다 증가하게 된다. 이러한 하부 콘택홀(165) 내부 직경의 확장을 위한 식각 공정은 불산을 포함하는 식각액을 사용하여 실시하는 습식 등방성 식각 공정인 것이 바람직하다. 특히, 상술한 것처럼, 상기 식각저지 스페이서(190)는 실리콘 질화막으로 형성하고 상기 하부 층간절연막 패턴(160')은 실리콘 산화막으로 형성하는 경우, 불산을 사용하는 습식 식각이 효과적이다.
이러한 확장 공정의 결과로서, 상기 하부 콘택홀(165)과 이에 인접하는 상기 게이트 전극 패턴들(130') 사이의 간격은 동일해질 수 있다. 그 결과, 콘택 플러그과 게이트 전극 패턴들 사이의 비대칭적 간격에 의해 유발되는 짝-홀 불량과 같은 문제를 예방할 수 있다.
또한, 이러한 확장 공정은 상기 상부 층간절연막 패턴(180)의 높이를 줄일 수도 있으므로, 이를 고려하여 충분한 두께로 상기 상부 층간절연막 패턴(180)을 형성하는 것이 바람직하다. 이에 더하여, 상기 확장 공정 전에, 상기 확장 공정에 사용되는 식각 레서피에 대해 식각 선택성을 갖는 물질막을 상기 상부 층간절연막 패턴(180)의 상부에 더 형성할 수도 있다.
이어서, 상기 확장된 하부 콘택홀(165)을 갖는 결과물의 전면에 보호절연막(155)을 더 형성할 수도 있다. 상기 보호절연막(155)은 후속 식각 공정에서 상기 하부 식각저지막(150)이 손상되어, 상기 게이트 전극 패턴(130')과 비트 라인 사이에 전기적 경로가 형성되는 것을 예방하기 위한 물질막이다.
도 9를 참조하면, 상기 상부 층간절연막 패턴(180) 및 상기 식각저지 스페이서(190)를 식각 마스크로 사용하여 상기 활성영역이 노출될 때까지, 상기 하부 콘택홀(165)의 하부면을 이방성 식각한다. 이에 따라, 상기 하부 콘택홀(165)은 아래로 확장되어 상기 드레인 영역(D)을 노출시킨다.
이 과정에서, 상기 보호절연막(155)은 식각되어 상기 상부 층간절연막 패턴(180)의 상부면을 노출시킬 수도 있다. 이러한 식각 공정의 결과물에서도, 상기 하부 콘택홀(165)은 상기 식각저지 스페이서(190) 사이의 공간보다 넓은 내경을 갖는다.
도 10 및 도 11을 참조하면, 상기 드레인 영역(D)의 상부면이 노출된 상기 하부 콘택홀(165)을 채우는 콘택 플러그(200)를 형성한다. 상기 콘택 플러그(200)를 형성하는 단계는 상기 드레인 영역(D)이 형성된 결과물의 전면에 콘택 플러그 도전막을 형성한 후, 상기 상부 층간절연막 패턴(180)이 노출될 때까지 화학-기계적 연마 기술과 같은 전면 식각 공정을 실시하는 단계를 포함한다. 상기 콘택 플러그 도전막은 텅스텐, 티타늄 및 티타늄 질화막을 포함하는 도전막들 중에서 선택된 적어도 한가지 물질로 형성한다.
이어서, 상기 콘택 플러그들(200)을 전기적으로 연결하는 비트 라인들(210)을 형성한다. 상기 비트 라인(210)은 상기 게이트 전극 패턴들(130')에 수직한 방향으로 배치되어, 복수개의 콘택 플러그들(200)을 연결한다. 상기 비트 라인(210)과 상기 게이트 전극 패턴(130')이 이처럼 서로 교차하는 구조를 갖기때문에, 복수개의 셀 어레이에서 소정의 셀이 선택될 수 있다. 상기 비트 라인(210)은 상기 게이트 전극 패턴(130')에 평행한 방향으로 절단된 단면에서는 복수개의 구별되는 패턴으로 관찰된다(아래 도 11 참고).
상술한 것처럼, 상기 식각저지 스페이서(190)는 상기 하부 콘택홀(165)의 내경을 확장하는 공정 동안에는 식각되지 않기때문에, 종래 기술에서와 같은 과도한 내경의 확장은 예방될 수 있다. 이에 따라, 상기 콘택 플러그(200)의 상부 직경 역시 과도하게 확장되지 않음으로써, 상기 비트 라인(210)과 상기 콘택 플러그(200) 사이의 간격이 좁아지는 문제, 즉 이들 사이의 전기적 쇼트 현상을 예방할 수 있다. 상기 콘택 플러그 도전막을 전면식각하는 공정을 과도식각의 방식으로 진행하여 상기 콘택 플러그(200)가 상기 상부 층간절연막 패턴(180)의 상부면보다 낮도록 형성할 경우, 이러한 예방은 더욱 효과적이다.
본 발명에 따른 반도체소자의 콘택 플러그 구조체를 설명하기 위해, 다시 도 10 및 도 11을 참조하면, 반도체기판(100)의 소정영역에 소자분리막(110)이 배치된다. 상기 소자분리막(110)은 활성영역들을 정의하고, 상기 활성영역들의 상부에는 복수개의 게이트 전극 패턴들(130')이 가로지른다. 상기 게이트 전극 패턴(130')들 사이의 활성영역에는 소오스 영역(S) 및 드레인 영역(D)이 형성된다. 도 11은 상기 드레인 영역들(D)을 따라 절취된 단면을 도시한다.
상기 게이트 전극 패턴(130')이 형성된 결과물의 상부에는 하부 콘택홀들(165)을 갖는 하부 층간절연막 패턴(160')이 배치된다. 상기 하부 층간절연막 패턴(160')의 상부에는 상부 콘택홀들(185)을 갖는 상부 층간절연막 패턴(180)이 배치된다. 상기 하부 콘택홀들(165)은 상기 드레인 영역(D)에 이어지고, 상기 상부 콘택홀들(185)은 상기 하부 콘택홀(165)을 통해 상기 드레인 영역(D)에 이어진다. 상기 상부 층간절연막 패턴(180) 및 상기 하부 층간절연막 패턴(160')은 실리콘 산화막으로 형성하는 것이 바람직하다.
상기 상부 콘택홀들(185)의 내벽에는 식각저지 스페이서들(190)이 배치된다. 상기 하부 콘택홀(165)의 내부 직경은 상기 식각저지 스페이서(190)의 내부 직경보다 넓다. 또한, 상기 하부 콘택홀(165)로부터 이에 인접하는 게이트 전극 패턴들(130') 사이의 거리는 동일하다. 이를 위해, 상기 게이트 전극 패턴(130')과 상기 하부 층간절연막 패턴(160') 사이에는 증착 공정을 통해 콘포말하게 형성된 하부 식각저지막 패턴(150)이 배치된다. 상기 식각저지 스페이서들(190) 및 상기 하부 식각저지막 패턴(150)은 상기 하부 층간절연막 패턴(160')에 대해 식각 선택성을 갖는 물질, 예를 들면 실리콘 질화막으로 형성한다.
상기 상부 및 하부 콘택홀들(165, 185)의 내벽에는 보호절연막(155)이 형성될 수도 있다. 상기 보호절연막(155)이 형성된 상부 및 하부 콘택홀들(165, 185)의 내부에는 콘택 플러그(200)가 형성되어, 상기 드레인 영역(D)에 접속된다. 상기 콘택 플러그들(200)은 상기 상부 층간절연막 패턴(180) 상에 배치되는 비트 라인(210)에 의해 연결된다. 상기 식각저지 스페이서(190)에 의해 상기 상부 콘택홀(185)의 내부 직경이 과도하게 증가하지 않기때문에, 상기 비트 라인(210)은 상기 콘택 플러그(200)로부터 충분히 이격될 수 있다.
본 발명에 따르면, 상부 콘택홀의 측벽에 식각저지 스페이서가 형성된다. 이에 따라, 하부 콘택홀의 내부 직경을 확장하는 식각 공정에서, 상기 상부 콘택홀의 내부 직경은 증가하지 않는다. 그 결과, 상기 상부 및 하부 콘택홀을 채우는 콘택 플러그의 상부 직경이 과도하게 증가되지 않아서, 상기 콘택 플러그와 상기 비트 라인 사이의 간격을 충분하게 유지할 수 있다.
또한, 본 발명에 따르면, 상기 하부 콘택홀의 내부 직경을 확장하는 단계를 통해 상기 콘택 플러그와 게이트 전극 패턴들 사이의 간격을 균일하게 조절하는 것이 가능하다. 이에 따라, 짝-홀 불량이 유발되는 것을 예방할 수 있다. 결과적으로, 본 발명에 따르면, 상기 콘택 플러그와 게이트 전극 패턴들 사이의 간격의 비대칭성 및 상기 콘택 플러그와 상기 비트 라인 사이의 쇼트를 함께 예방할 수 있다.
도 1 내지 도 3은 콘택 플러그 구조체의 형성하기 위한 종래 기술의 통상적인 방법을 설명하기 위한 공정 단면도들이다.
도 4는 종래 기술의 통상적인 콘택 플러그 구조체를 설명하기 위한 공정 단면도이다.
도 5 내지 도 10은 본 발명에 따른 반도체소자의 콘택 플러그 구조체 형성 방법을 나타내는 공정 단면도들이다.
도 11은 본 발명에 따른 반도체소자의 콘택 플러그 구조체를 나타내는 공정 단면도이다.

Claims (14)

  1. 반도체기판 상에 배치되어, 상기 반도체기판의 소정영역을 노출시키는 하부 콘택홀들을 구비하는 하부 층간절연막 패턴;
    상기 하부 층간절연막 패턴 상에 배치되어, 상기 하부 콘택홀들에 연결되는 상부 콘택홀들을 구비하는 상부 층간절연막 패턴;
    상기 상부 콘택홀들의 측벽에 형성되는 식각저지 스페이서; 및
    상기 식각저지 스페이서가 형성된 상부 콘택홀 및 그 아래의 하부 콘택홀들을 채우는 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 구조체.
  2. 제 1 항에 있어서,
    상기 하부 층간절연막 패턴과 상기 상부 절연막 패턴 사이에 개재된 상부 식각저지막 패턴을 더 포함하되,
    상기 상부 식각 저지막 패턴은 상기 상부 절연막 패턴에 대해 식각 선택성을 갖는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 구조체.
  3. 제 1 항에 있어서,
    상기 하부 층간절연막 패턴과 상기 반도체기판 사이에 개재된 게이트 패턴; 및
    상기 게이트 패턴과 상기 하부 층간절연막 패턴 사이에 개재된 하부 식각저지막을 더 포함하되,
    상기 하부 식각저지막은 상기 하부 층간절연막 패턴에 대해 식각 선택성을 갖는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 구조체.
  4. 제 1 항에 있어서,
    상기 하부 층간절연막 패턴 및 상기 상부 층간절연막 패턴은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 구조체.
  5. 제 1 항에 있어서,
    상기 식각저지 스페이서는 그 하부에 형성된 상기 하부 콘택홀보다 좁은 내경을 갖는 것을 특징으로 하는 반도체 소자의 콘택 플러그 구조체.
  6. 제 1 항에 있어서,
    상기 식각저지 스페이서는 실리콘 질화막 또는 실리콘 산화질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 구조체.
  7. 반도체기판 상에 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막 상에 상기 하부 층간절연막의 소정영역 상부면을 노출시키는 상부 콘택홀들을 갖는 상부 층간절연막 패턴을 형성하는 단계;
    상기 상부 콘택홀들의 내벽에 식각저지 스페이서들을 형성하는 단계;
    상기 식각저지 스페이서들 및 상기 상부 층간절연막 패턴을 식각 마스크로 사용하여 상기 하부 층간절연막을 이방성 식각함으로써, 하부 콘택홀들을 갖는 하부 층간절연막 패턴을 형성하는 단계;
    상기 하부 콘택홀들의 내경을 증가시키는 단계; 및
    상기 증가된 내경을 갖는 하부 콘택홀 및 상기 식각저지 스페이서가 형성된 상기 상부 콘택홀을 채우는 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 구조체 형성 방법.
  8. 제 7 항에 있어서,
    상기 하부 층간절연막을 형성하기 전에,
    상기 반도체기판 상에 복수개의 게이트 전극 패턴들을 형성하는 단계; 및
    상기 게이트 전극 패턴들을 포함하는 결과물의 전면에 하부 식각저지막을 형성하는 단계를 더 포함하는 반도체 소자의 콘택 플러그 구조체 형성 방법.
  9. 제 8 항에 있어서,
    상기 게이트 전극 패턴은 차례로 적층된 부유 게이트 전극, 게이트 층간절연막 및 제어 게이트 전극으로 구성되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 구조체 형성 방법.
  10. 제 7 항에 있어서,
    상기 하부 층간절연막 및 상기 상부 층간절연막 패턴은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 구조체 형성 방법.
  11. 제 7 항에 있어서,
    상기 식각저지 스페이서들은 상기 하부 층간절연막에 대해 식각 선택성을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 구조체 형성 방법.
  12. 제 8 항에 있어서,
    상기 하부 층간절연막 패턴을 형성하는 단계는 상기 하부 식각 저지막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 구조체 형성 방법.
  13. 제 7 항에 있어서,
    상기 상부 층간절연막 패턴을 형성하기 전에,
    상기 하부 층간절연막을 포함하는 반도체기판 전면에, 상기 상부 층간절연막 패턴에 대해 식각 선택성을 갖는 물질막을 형성하는 단계를 더 포함하는 반도체 소자의 콘택 플러그 구조체 형성 방법.
  14. 제 7 항에 있어서,
    상기 하부 콘택홀의 내경을 증가시키는 단계는 등방성 습식 식각의 방법으로 상기 하부 층간절연막 패턴의 내측벽을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 구조체 형성 방법.
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