KR100865551B1 - 멀티 레벨 셀 플래시 메모리소자 - Google Patents

멀티 레벨 셀 플래시 메모리소자 Download PDF

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Abstract

소스라인의 노이즈로 인한 언더 프로그램 현상을 방지할 수 있는 구조의 플래시 메모리소자는, 반도체기판에 정의된 셀 활성영역들을 가로지르며 서로 평행하게 배열된 드레인 선택트랜지스터, 소스 선택트랜지스터 및 그들 사이에 배치된 복수개의 셀 트랜지스터들과, 소스 선택트랜지스터들 사이에 배치되며, 선택 트랜지스터들 및 셀 트랜지스터들의 소스와 공통적으로 연결된 공통소스라인과, 선택 트랜지스터들, 셀 트랜지스터들 및 공통소스라인이 배치된 반도체기판 상에 배치된 하부 층간절연막과, 하부 층간절연막 상에 배치되며, 하부 층간절연막을 관통하여 공통소스라인과 접속하는 컨택을 적어도 둘 이상을 갖는 금속막패턴과, 금속막 패턴을 갖는 반도체기판 상에 배치된 상부 층간절연막, 및 상부 층간절연막을 관통하여 드레인 선택트랜지스터의 드레인과 접속하는 제1 금속라인을 포함한다.
플래시 메모리소자, 멀티 레벨 셀, 공통소스라인, 노이즈, 언더 프로그램

Description

멀티 레벨 셀 플래시 메모리소자{Multi-level cell flash memory device}
도 1은 낸드 플래시 메모리소자의 셀 스트링 구조를 설명하기 위하여 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 3은 종래의 낸드 플래시 메모리소자의 읽기동작 수행 후의 문턱전압 분포를 나타낸 도면이다.
도 4는 본 발명에 따른 낸드 플래시 메모리소자를 설명하기 위하여 도시한 평면도이다.
도 5는 본 발명에 따른 낸드 플래시 메모리소자를 설명하기 위하여 도시한 도면으로, 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 6은 본 발명에 따른 플래시 메모리소자를 프로그램한 후 검증동작을 수행할 때 공통소스라인을 통해 전하들이 방전되는 양상을 간략히 도식화하여 나타낸 도면이다.
본 발명은 플래시 메모리소자에 관한 것으로, 특히 소스라인의 구조를 개선 한 플래시 메모리소자에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레쉬(refresh) 기능이 필요없는 반도체 메모리소자에 대한 수요가 증가하고 있다. 또한, 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해 메모리소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 플래시 메모리에 관한 연구가 활발히 진행되고 있다. 플래시 메모리는 일반적으로 낸드(NAND)형 플래시 메모리와 노아(NOR)형 플래시 메모리로 구분된다. 노아(NOR)형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 액세스 시간(random access time) 특성이 우수한 장점이 있다. 반면, 낸드(NAND)형 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링당 한 개의 컨택만이 필요하므로 집적도면에서 우수한 특성을 갖는다.
최근에는, 이러한 플래시 메모리의 집적도를 더욱 증가시키기 위해 하나의 메모리 셀에 복수 개의 데이터를 선택적으로 저장할 수 있도록 하는 멀티 레벨 셀(Multi-Level Cell; 이하 "MLC"라 칭함) 구조가 제안되었다. MLC는 하나의 메모리 셀이 프로그램/소거의 두 개의 상태(state)를 가지는 싱글 레벨 셀(Single Level Cell; SLC)과는 달리, 하나의 메모리 셀을 가지고 두 비트, 세 비트 그리고 네 비트 이상의 데이터를 나타낼 수 있으므로 SLC와 비교할 때 2배 이상의 메모리 용량을 구현할 수 있다. MLC는 세 가지 이상의 프로그램 상태를 가지기 때문에 읽기전압과 메모리 셀의 문턱전압 분포 사이의 마진을 충분히 확보하여 데이터 보유 특성을 향상시키기 위하여 프로그램 상태에서의 메모리 셀의 문턱전압의 분포를 가능한 좁고 균일하게 만들어야 한다.
이러한 프로그램 상태에서의 메모리 셀의 문턱전압의 분포 폭을 좁게 제어하기 위하여 증분 스텝 펄스 프로그램(Incremental Step Pulse Program; 이하 ISPP) 방식이 도입되어 널리 사용되고 있다. ISPP 방식은 메모리 셀에 프로그램 전압을 인가한 후 검증(verify) 동작을 수행하여 검증레벨을 넘어오지 못한 셀에 한해서 일정한 스텝으로 프로그램 전압을 증가시켜가며 프로그램 펄스를 인가하는 방식이다. 검증레벨을 넘어온 셀에 대해서는 다시 프로그램되지 않도록 프로그램 금지(program inhibit) 시킨다. ISPP 방식은 검증레벨에 스텝전압을 더한 전압 이상으로 셀들이 프로그램되지 않도록 제어함으로써 문턱전압의 분포 폭을 좁게 형성할 수 있다.
도 1은 낸드 플래시 메모리소자의 셀 스트링 구조를 설명하기 위하여 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 복수 개의 활성영역들(103c)이 서로 평행한 라인(line) 형상으로 배열된다. 상기 반도체기판(100) 상에는 상기 활성영역들(103c)을 가로지르는 게이트패턴들(120d, 120w, 120s)이 배치된다. 상기 게이트패턴들(120d, 120w, 120s)은 터널절연막(102), 플로팅 게이트(104), 층간절연막(106) 및 컨트롤 게이트(108)의 적층막으로 이루어질 수 있다. 상기 게이트패턴들(120d, 120w, 120s)의 상부면을 덮는 캐핑막(110)을 더 포함할 수 있다. 도면에 자세히 도시되지는 않았지만, 상기 게이트패턴들의 측벽에는 절연성 스페이서가 더 구비될 수 있으며, 상기 게이트패턴들이 형성된 반도체기판 상에는 층간절연막(130, 140)이 배치된다.
셀 어레이영역의 반도체기판 상에 배치된 상기 게이트 패턴들은 각각 드레인 선택라인(120d), 복수 개의 워드라인들(120w) 및 소스 선택라인(120s)으로 정의될 수 있다. 보다 구체적으로, 상기 셀 어레이영역의 반도체기판(100) 상에 상기 활성영역들을 가로지르면서 소자분리막 상으로 연장된 게이트 패턴들은 복수 개의 워드라인들(120w)과, 상기 워드라인들(120w)의 양측에 각각 위치한 드레인 선택라인(120d) 및 소스 선택라인(120s)으로 구분될 수 있다. 즉, 상기 복수 개의 워드라인들(120w)은 상기 드레인 선택라인(120d)과 상기 소스 선택라인(120s) 사이에 위치한다. 상기 활성영역들과 각각 중첩된 워드라인들(120w), 드레인 선택라인(120d) 및 소스 선택라인(120s)은 이들과 인접한 셀 활성영역들을 불순물영역으로 하여 각각 셀 트랜지스터들, 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 구성한다. 상기 드레인 선택라인(120d)과 인접하고 상기 소스 선택라인(120s)의 반대편에 위치한 셀 활성영역들은 상기 각 드레인 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 소스 선택라인(120s)에 인접하고 상기 드레인 선택라인(120d)의 반대편에 위치한 셀 활성영역들은 상기 소스 선택 트랜지스터의 소스영역으로 정의될 수 있다.
상기 드레인 선택 트랜지스터들(120d) 사이에는, 층간절연막(130, 140)을 관통하여 상기 드레인 선택 트랜지스터들 사이의 반도체기판(100)과 접속된 드레인컨택(145b)이 배치되고, 상기 층간절연막(140) 상에는 상기 드레인컨택(145b)에 의해 상기 드레인 선택 트랜지스터의 드레인과 접속된 금속라인(170)이 배치된다.
상기 소스 선택 트랜지스터들(120s) 사이의 반도체기판(100) 상에는 소스라인(145s)이 배치된다. 참조번호 "150"은 공통 소스라인(145s)과 금속라인(170)을 접속시키는 컨택을 나타낸다.
한편, ISPP 방식을 이용하여 플래시 메모리소자를 프로그램할 때 프로그램 동작의 초기에는 패스트(fast) 셀인 몇몇 셀만 프로그램된다. ISPP 방식의 프로그램을 수행할 때 한 펄스의 프로그램 전압을 인가한 후 메모리 셀이 프로그램되었는지를 확인하기 위하여 검증 동작을 수행한다. 프로그램 검증 동작은 선택된 비트라인을 소정 레벨로 프리차지(precharge)시킨 후 비트라인에 프리차지된 전하들이 방전되는지의 여부를 감지함으로써 선택된 메모리 셀의 프로그램 여부를 검증하게 된다. 프로그램 검증 동작 시 프로그램된 셀에 연결된 몇몇 비트라인을 제외한 나머지 비트라인들은 공통 소스라인(Common Source Line; CSL)을 통해 프리차지 레벨로부터 그라운드(ground)로 방전된다. 그런데, 도 1 및 도 2에 도시된 바와 같이, 각 셀 스트링의 소스는 공통 소스라인(145s)으로 묶여 있기 때문에 비트라인에 차지된 전하들이 빠져나갈 때는 한 블록의 비트라인에 차지된 전하들이 모두 공통 소스라인(145s)을 통해 빠져 나가게 된다. 그러나, 전하들이 빠져나갈 금속라인(170)과의 컨택(150)이 충분하지 않기 때문에 프로그램 검증단계에서 비트라인으로부터 방전되는 전하들이 공통 소스라인(145s)을 통해 신속하게 빠져나가지 못하게 된다. 따라서, 소스라인의 저항이 증가하고 소스라인의 전압이 높아지며, 이로 인해 이미 프로그램된 패스트(fast) 셀의 바디 바이어스(body bias)가 높아지게 된다. 이러한 소스라인(CSL)의 노이즈(noise)는 센싱(sensing) 전류를 감소시키게 되고, 검증할 메모리 셀의 문턱전압이 실제 문턱전압보다 높게 보이는 결과를 초래한다. 감소된 센싱전류로 인해 실제 셀의 문턱전압이 검증레벨보다 낮음에도 불구하고, 검증레벨을 패스(pass)하게 되어 프로그램 금지(inhibit) 상태가 되는 경우가 발생하게 된다.
프로그램 동작이 모두 끝난 후 읽기 동작을 수행할 때는 프로그램 검증을 수행할 때와는 달리 소스라인의 노이즈가 없기 때문에, 검증동작을 수행할 때와 비교하여 상대적으로 큰 센싱전류가 흐르게 된다. 따라서, 검증단계를 패스했지만 실제 검증레벨보다 낮은 문턱전압을 갖는 셀을 읽기단계에서는 프로그램되지 않은 것으로 판단하는 언더 프로그램(under program) 문제가 발생하게 되고, 프로그램된 메모리 셀의 문턱전압의 분포 폭을 증가시키게 된다.
도 3은 종래의 낸드 플래시 메모리소자의 읽기동작 수행 후의 문턱전압 분포를 나타낸 도면으로서, 프로그램 검증단계를 패스했지만 일부 메모리 셀의 문턱전압이 읽기전압(Vread)을 넘지 못하여 언더 프로그램이 발생한 것을 나타낸다.
이러한 언더 프로그램 문제를 방지하기 위하여 읽기전압(Vread)을 낮출 경우 메모리 셀의 문턱전압 분포와 읽기전압 사이의 마진(margin)이 줄어들고 메모리 소자의 데이터 보유(retension) 특성을 저하시키는 결과를 초래하게 된다.
본 발명이 이루고자 하는 기술적 과제는 소스라인의 노이즈로 인한 언더 프로그램 현상을 방지할 수 있는 구조의 플래시 메모리소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 플래시 메모리소자는, 반도체기판에 정의된 셀 활성영역들을 가로지르며 서로 평행하게 배열된 드레인 선택트랜지스터, 소스 선택트랜지스터 및 그들 사이에 배치된 복수개의 셀 트랜지스터들; 상기 소스 선택트랜지스터들 사이에 배치되며, 상기 선택 트랜지스터들 및 셀 트랜지스터들의 소스와 공통적으로 연결된 공통소스라인; 상기 선택 트랜지스터들, 셀 트랜지스터들 및 공통소스라인이 배치된 반도체기판 상에 배치된 하부 층간절연막; 상기 하부 층간절연막 상에 배치되며, 상기 하부 층간절연막을 관통하여 상기 공통소스라인과 접속하는 컨택을 적어도 둘 이상을 갖는 금속막패턴; 상기 금속막 패턴을 갖는 반도체기판 상에 배치된 상부 층간절연막; 및 상기 상부 층간절연막을 관통하여 상기 드레인 선택트랜지스터의 드레인과 접속하는 제1 금속라인을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 금속막패턴은 상기 공통소스라인과 같은 폭을 갖거나, 한 블록의 폭과 같은 폭을 가질 수 있다. 이때, 상기 금속막패턴은 매쉬(mesh) 형태를 가질 수 있다.
상기 금속막패턴은 상기 상부 층간절연막을 관통하는 적어도 둘 이상의 컨택을 통해 상기 제1 금속라인과 접속할 수 있다.
또는, 상기 제1 금속라인과 전기적으로 분리된 제2 금속라인을 더 구비하며, 상기 금속막패턴은 상기 상부 층간절연막을 관통하는 적어도 둘 이상의 컨택을 통해 상기 제2 금속라인과 접속할 수도 있다.
상기 금속막패턴은 저저항금속으로 형성될 수 있다. 이때, 저저항금속은 텅스텐(W) 또는 구리(Cu)일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 4는 본 발명에 따른 낸드 플래시 메모리소자를 설명하기 위하여 도시한 평면도이고, 도 5는 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 4 및 도 5를 참조하면, 복수 개의 활성영역들(203c)이 서로 평행한 라인(line) 형상으로 배열된다. 반도체기판(200) 상에는 상기 활성영역들(203c) 및 소자분리막을 가로지르는 게이트패턴들(220d, 220w, 220s)이 배치된다. 상기 게이트패턴들(220d, 220w, 220s)은 터널절연막(202), 플로팅 게이트(204), 층간절연막(206) 및 컨트롤 게이트(208)의 적층막으로 이루어질 수 있다.
상기 터널절연막(202)은 예를 들어 실리콘산화막(SiO2)으로 형성될 수 있다. 상기 플로팅 게이트(204)는 예를 들어 불순물이 도핑된 폴리실리콘막으로 이루어질 수 있다. 상기 층간절연막(206)은 고유전막으로 이루어질 수 있는데, 예를 들어 산화막/질화막/산화막이 적층된 ONO(Oxide-Nitride-Oxide) 구조일 수 있다. 상기 컨트롤 게이트(208)는 도핑된 폴리실리콘막 또는 폴리실리콘막과 금속실리사이드의 적층막일 수 있다. 상기 게이트패턴들(120d, 120w, 120s)의 상부면을 덮는 캐핑막(110)을 더 포함할 수 있다. 도면에 자세히 도시되지는 않았지만, 상기 게이트패턴들의 측벽에는 절연성 스페이서가 더 구비될 수 있으며, 상기 게이트패턴들이 형성된 반도체기판 상에는 상기 게이트패턴들을 상부의 도전층들로부터 분리시키기 위한 층간절연막들(230, 235, 240)이 형성된다.
상기 셀 어레이영역의 반도체기판(200) 상에 배치된 상기 게이트패턴들(220d, 220w, 220s)은 각각 드레인 선택라인(220d), 워드라인들(220w) 및 소스 선택라인(220s)으로 정의될 수 있다. 보다 구체적으로, 상기 셀 어레이영역의 반도체기판(200) 상에 상기 활성영역들(203c)을 가로지르면서 소자분리막 상으로 연장된 게이트 패턴들은 복수개의 워드라인들(220w)과, 상기 워드라인들(220w)의 양측에 각각 위치한 드레인 선택라인(220d) 및 소스 선택라인(220s)으로 구분될 수 있다. 즉, 상기 복수개의 워드라인들(220w)은 상기 드레인 선택라인(220d)과 상기 소스 선택라인(220s) 사이에 위치한다. 상기 활성영역들과 각각 중첩된 워드라인들(220w), 드레인 선택라인(220d) 및 소스 선택라인(220s)은 이들과 인접한 셀 활성영역들을 불순물영역으로 하여 각각 셀 트랜지스터들, 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 구성한다. 상기 드레인 선택라인(220d)과 인접하고 상기 소스 선택라인(220s)의 반대편에 위치한 셀 활성영역들은 상기 각 드레인 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 소스 선택라인(220s)에 인접하고 상기 드레인 선택라인(220d)의 반대편에 위치한 셀 활성영역들은 상기 소스 선택 트랜지스터의 소스영역으로 정의될 수 있다.
상기 드레인 선택 트랜지스터들(220d) 사이에는, 상기 층간절연막(230, 235, 240)을 관통하여 상기 드레인 선택 트랜지스터들 사이의 반도체기판(200)과 접속된 드레인 컨택(245b)이 배치된다. 상기 층간절연막(240) 상에는 상기 드레인 컨택(245b)에 의해 상기 드레인 선택 트랜지스터(220d)의 드레인과 접속된 제1 금속라인(270)이 배치된다. 상기 제1 금속라인(270)은 각 셀 스트링과 연결된 비트라인을 구성하며, 소스라인(245s)과 접속하여 비트라인에 프리차지된 전류를 빼내거나 웰 바이어스를 조절하기 위한 배선으로 사용되기도 한다.
그리고, 상기 소스 선택 트랜지스터들 사이의 반도체기판(200) 상에는 상기 소스 선택라인들(220s)과 평행하게 소스라인(245s)이 배치된다. 상기 소스라인(245s)이 형성된 층간절연막(235) 위에는 상기 소스라인(245s)과 컨택하는 금속막패턴(250)이 배치된다. 상기 금속막패턴(250)은 플래시 메모리소자의 프로그램 동작 초기에, 패스트 셀이 연결된 비트라인을 제외한 다른 비트라인들로부터 공통소스라인을 통해 전하들이 방전될 때 전하들을 빠르게 빼내기 위하여 제공된다. 상기 금속막패턴(250)은 도 4의 상측에 도시된 것과 같이 소스라인(245s)과 같은 폭을 갖는 라인(line) 형태이거나, 도 4의 하측에 도시된 것과 같이 넓은 평판 형태일 수 있는데, 최대 한 블록(block)의 폭과 같은 폭을 가질 수 있다. 이때, 상기 금속막패턴(250)이 한 블록의 폭과 같은 폭의 평판 형태일 경우에는 도시된 것처럼 매쉬(mesh) 구조로 배치할 수도 있다.
상기 금속막패턴(250)은 컨택(260)을 통해 제1 금속라인(270)과 접속하고 있다. 상기 금속막패턴(250)과 제1 금속라인(270)이 접속할 컨택(260)의 수가 많을수 록 전하들이 빠르게 빠져나갈 수 있지만 패턴들 사이의 간격이나 공정변수에 따라 그 수를 적절히 조절하는 것이 바람직하다.
상기 금속막패턴(250)은 저항을 가능한 낮게 하기 위하여, 예를 들어 텅스텐(W) 또는 구리(Cu)와 같은 저항이 낮은 금속으로 형성할 수 있다. 그리고, 상기 금속막패턴(250)은 제1 금속라인과 접속되지 않고 그 상부에 형성되는 웰 바이어스 조절용 제2 금속라인(도시되지 않음) 또는 그 상위 금속라인과 접속될 수도 있다.
도 6은 본 발명에 따른 멀티 레벨 셀 플래시 메모리소자를 프로그램한 후 검증동작을 수행할 때 공통소스라인을 통해 전하들이 방전되는 양상을 간략히 도식화하여 나타낸 도면이다. 도 4 및 도 5와 동일한 참조번호는 동일한 부분을 나타낸다.
도시된 바와 같이, 종래의 소스라인보다 넓어진 금속막패턴(250)과 그 수가 증가한 컨택(260)을 통해 비트라인에 프리차지된 전하들이 보다 신속하게 빠져나갈 수 있게 된다. 따라서, 소스라인의 노이즈로 인한 센싱전류의 감소로 프로그램되지 않은 셀이 검증과정에서 프로그램된 셀로 판별되고, 읽기동작에서는 프로그램되지 않은 셀로 판명되어 언더 프로그램 문제가 발생하는 것을 방지할 수 있다.
지금까지 설명한 바와 같이 본 발명에 의한 멀티 레벨 셀 플래시 메모리소자에 따르면, 셀 어에이영역에 소스라인과 배선 금속막과 컨택하는 금속막패턴을 배치한다. 상기 금속막패턴으로 인해 플래시 메모리소자의 프로그램 동작 초기에, 패스트 셀이 연결된 비트라인을 제외한 다른 비트라인들로부터 공통소스라인을 통해 전하들이 방전될 때 전하들을 빠르게 방전시킬 수 있으므로 소스라인의 노이즈로 인한 언더 프로그램 현상을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (9)

  1. 반도체기판에 정의된 활성영역들을 가로지르며 서로 평행하게 배열된 드레인 선택트랜지스터, 소스 선택트랜지스터 및 그들 사이에 배치된 복수 개의 셀 트랜지스터들;
    상기 소스 선택트랜지스터들 사이에 배치되며, 상기 선택 트랜지스터들 및 셀 트랜지스터들의 소스와 공통적으로 연결된 공통소스라인;
    상기 선택 트랜지스터들, 셀 트랜지스터들 및 공통소스라인이 배치된 반도체기판 상에 배치되어 상기 선택 트랜지스터들, 셀 트랜지스터들 및 공통소스라인을 서로 전기적으로 분리시키는 하부 층간절연막;
    상기 하부 층간절연막 상에 배치되며, 상기 하부 층간절연막을 관통하는 컨택을 통해 상기 공통소스라인과 접속하는 금속막패턴;
    상기 금속막패턴이 배치된 반도체기판 상에 배치된 상부 층간절연막; 및
    상기 상부 층간절연막을 관통하여 상기 드레인 선택트랜지스터의 드레인과 접속하는 제1 금속라인을 포함하는 것을 특징으로 하는 플래시 메모리소자.
  2. 제1항에 있어서,
    상기 금속막패턴은 상기 공통소스라인과 같은 폭을 갖는 것을 특징으로 하는 플래시 메모리소자.
  3. 제1항에 있어서,
    상기 금속막패턴은, 한 블록의 폭과 같은 폭을 갖는 것을 특징으로 하는 플래시 메모리소자.
  4. 제3항에 있어서,
    상기 금속막패턴은 매쉬(mesh) 형태를 갖는 것을 특징으로 하는 플래시 메모리소자.
  5. 제1항에 있어서,
    상기 금속막패턴은 상기 하부 층간절연막을 관통하는 적어도 둘 이상의 컨택을 통해 상기 공통소스라인과 접속하는 것을 특징으로 하는 플래시 메모리소자.
  6. 제1항에 있어서,
    상기 금속막패턴은 상기 상부 층간절연막을 관통하는 컨택을 통해 상기 제1 금속라인과 접속하는 것을 특징으로 하는 플래시 메모리소자.
  7. 제1항에 있어서,
    상기 제1 금속라인과 전기적으로 분리된 제2 금속라인을 더 구비하며,
    상기 금속막패턴은 상기 상부 층간절연막을 관통하는 컨택을 통해 상기 제2 금속라인과 접속하는 것을 특징으로 하는 플래시 메모리소자.
  8. 제1항에 있어서,
    상기 금속막패턴은 저저항금속으로 형성된 것을 특징으로 하는 플래시 메모리소자.
  9. 제8항에 있어서,
    상기 금속막패턴은 텅스텐(W) 또는 구리(Cu)로 형성된 것을 특징으로 하는 플래시 메모리소자.
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