CN113299557A - 屏蔽栅场效应晶体管及其形成方法 - Google Patents
屏蔽栅场效应晶体管及其形成方法 Download PDFInfo
- Publication number
- CN113299557A CN113299557A CN202110705720.8A CN202110705720A CN113299557A CN 113299557 A CN113299557 A CN 113299557A CN 202110705720 A CN202110705720 A CN 202110705720A CN 113299557 A CN113299557 A CN 113299557A
- Authority
- CN
- China
- Prior art keywords
- layer
- material layer
- forming
- isolation
- sacrificial material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 86
- 230000005669 field effect Effects 0.000 title claims abstract description 33
- 239000000463 material Substances 0.000 claims abstract description 165
- 238000002955 isolation Methods 0.000 claims abstract description 88
- 230000008569 process Effects 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 238000000576 coating method Methods 0.000 claims description 8
- 238000011049 filling Methods 0.000 claims description 8
- 239000012768 molten material Substances 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 7
- 238000005137 deposition process Methods 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 239000007788 liquid Substances 0.000 claims description 3
- 230000009471 action Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims description 2
- 238000000227 grinding Methods 0.000 abstract description 13
- 230000007547 defect Effects 0.000 abstract description 5
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 230000009467 reduction Effects 0.000 abstract description 2
- 238000007517 polishing process Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000002360 preparation method Methods 0.000 description 5
- 238000005498 polishing Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Abstract
本发明提供了一种屏蔽栅场效应晶体管及其形成方法。在其制备隔离层时，是利用预定条件下具有流动性的牺牲材料层实现刻蚀前膜层顶表面的平整性，并基于后续的刻蚀工艺形成表面平坦的隔离层。即，本发明提供的形成方法在制备隔离层时可以不采用研磨工艺，进而可以有效规避由研磨工艺所带来的缺陷，并且有利于实现器件尺寸的缩减。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种屏蔽栅场效应晶体管及其形成方法。
背景技术
屏蔽栅场效应晶体管(Shielded Gate Trench，SGT)，由于其具有较低的栅漏电容Cgd、很低的导通电阻、以及较高的耐压性能，进而更有利于半导体集成电路的灵活应用。具体而言，在屏蔽栅场效应晶体管中，通过在栅电极的下方设置屏蔽电极，从而可以大幅降低了栅漏电容，并且屏蔽栅场效应晶体管的漂流区中还具有较高的杂质载流子浓度，能够为器件的击穿电压提供额外的益处，相应的可以降低导通电阻。
相比于其他的沟槽型场效应晶体管而言，屏蔽栅场效应晶体管虽然有着诸多的性能优势，然而其制备工艺也更为复杂。例如可参考图1和图2所示，屏蔽栅场效应晶体管的制备工艺一般包括如下步骤。
第一步骤，形成深宽比较大的沟槽10a，所述沟槽10a是基于掩模叠层的掩模下而图形化形成的。所述掩模叠层例如包括堆叠设置的且具有不同材料的第一层11、第二层12和第三层13。
第二步骤，在所述沟槽10a的下部分中填充屏蔽电极20。
第三步骤，在沟槽10a中形成隔离层。所述隔离层的形成方法具体包括：首先参考图1所示，沉积隔离材料层30a，以使沟槽10a中填充有所述隔离材料层30a；接着参考图2所示，利用研磨工艺对凸出于沟槽10a的隔离材料层30a进行平坦化处理，而在研磨过程中具体是以掩模叠层中某一膜层(例如，第二层12)为研磨停止层；之后，再回刻蚀沟槽10a内的隔离材料层30a，以形成表面相对平整的隔离层。
第四步骤，继续在所述沟槽10a中形成栅电极。
在如上所述的制备过程中，具体是基于研磨工艺以使所形成的隔离层具备较为平整的顶表面。然而由于研磨工艺具有一定的工艺缺陷，从而在执行研磨工艺时即会带来一定的风险。例如，在以掩模叠层中的某一膜层作为研磨停止层而执行研磨工艺时，即容易发生边缘位置的掩模层剥离而污染整个衬底结构。
此外，正是考虑到这一研磨步骤，从而也限制了用于界定沟槽图形的掩模层具有多个堆叠设置且材料不同的层，如此方可利用其中之一构成研磨停止层。然而，基于多种不同的材料构成的掩模叠层，其不仅结构较为复杂，并且还会使得形成于掩模叠层中的图形精度不佳，例如，会使得从掩模版上复制至掩模叠层中的图形相对于掩模版上的图形扩大，进而不利于器件的尺寸缩减。
发明内容
本发明的目的在于提供一种屏蔽栅场效应晶体管的形成方法，以解决现有的形成方法中在采用研磨工艺时所带来的不良影响。
为解决上述技术问题，本发明提供一种屏蔽栅场效应晶体管的形成方法，包括：
提供衬底，所述衬底中形成有沟槽，并在所述沟槽中形成屏蔽电极；
形成隔离材料层在所述沟槽内，所述隔离材料层在沟槽内的顶表面不低于预定高度，并且所述隔离材料层未填满所述沟槽；
形成牺牲材料层在所述隔离材料层上并填满所述沟槽，所述牺牲材料层的材料在预定条件下具有流动性以使所形成的牺牲材料层的顶表面平坦化；
执行刻蚀工艺，所述刻蚀工艺由上至下依次刻蚀所述牺牲材料层和所述隔离材料层并刻蚀停止于所述隔离材料层中，以使剩余的隔离材料层的顶表面位于所述预定高度而构成隔离层；以及，
形成栅电极在所述沟槽内，所述栅电极位于所述隔离层上。
可选的，所述衬底中形成沟槽的方法包括：在所述衬底的顶表面上形成掩模层，所述掩模层采用单一种材料形成；以及，在所述掩模层的掩模作用下刻蚀所述衬底，以形成所述沟槽。
可选的，所述牺牲材料层和所述掩模层的材料均包括氧化硅，以及在执行刻蚀工艺以去除所述牺牲材料层时，还去除所述掩模层。
可选的，所述隔离材料层的形成方法包括：执行高密度等离子体工艺。
可选的，所述牺牲材料层的形成方法包括：执行涂覆工艺，以将液态的熔融材料涂覆在所述衬底上，并固化所述熔融材料以形成所述牺牲材料层。其中，例如可在高于800℃的条件下执行所述涂覆工艺。
可选的，所述牺牲材料层的形成方法包括：执行沉积工艺，以将沉积材料沉积在所述衬底上，并使所述沉积材料回流以形成牺牲材料层。其中，使所述沉积材料回流的温度例如为大于等于800℃。
可选的，所述牺牲材料层和所述隔离材料层的材料均包括氧化硅。例如，所述牺牲材料层的材料包括掺杂有硼和/或磷的氧化硅。
本发明的又一目的在于提供一种基于如上所述的形成方法所制备的屏蔽栅场效应晶体管，包括：衬底，所述衬底中形成有沟槽；以及，依次形成在所述沟槽中的屏蔽电极、隔离层和栅电极，所述隔离层用于隔离所述屏蔽电极和所述栅电极。
在本发明提供的蔽栅场效应晶体管的形成方法中，其在制备隔离层时，仅在沟槽之内部分填充隔离材料层，所填充的隔离材料层只要满足后续形成隔离层时所需要预留的高度即可，之后，利用在预定条件下具有流动性牺牲材料层填充沟槽并覆盖所述隔离材料层，一方面可确保所述牺牲材料层对沟槽的填充性能，另一方面可使所形成的牺牲材料层在不执行研磨工艺的情况下仍具有平坦的顶表面。即，本发明提供的形成方法在制备隔离层时，无需采用研磨工艺，从而规避了由研磨工艺所带来的缺陷。
进一步的，由于研磨工艺可以被省略，还有利于简化用于界定沟槽图形的掩模层的设置，使得用于界定沟槽图形的掩模层可设置为由单一材料形成，不仅可以简化掩模层的制备工艺，并且还避免了由多层不同材料形成的掩模层其图形化精度不佳的问题。具体而言，由多层不同材料形成的掩模层其图形化后所形成的图形会相对于掩模版上的图形扩大，然而本发明可允许采用单一材料形成掩模层，从而使得掩模层其图形化后所形成的图形的尺寸更接近于掩模版上的图形，有利于实现器件尺寸的缩减。
附图说明
图1和图2是一种屏蔽栅场效应晶体管在其制备过程中的结构示意图。
图3是本发明一实施例中的屏蔽栅场效应晶体管的形成方法的流程示意图。
图4-图9为本发明一实施例中的屏蔽栅场效应晶体管在其制备过程中的结构示意图。
其中，附图标记如下：10/100-衬底；10a/100a-沟槽；第一层11；第二层12；第三层13；110-掩模层；200-屏蔽电极；210-第一介质层；30a-隔离材料层；300-隔离层；310-隔离材料层；310a-顶表面；320-牺牲材料层；400-栅电极；410-第二介质层。
具体实施方式
本发明的核心思路在于提供一种屏蔽栅场效应晶体管的形成方法，其相比于现有制备方法而言，可以在隔离层的制备过程中规避研磨工艺，从而可避免由于研磨工艺时所带来的不利影响。
具体可参考图3所示，所述屏蔽栅场效应晶体管的形成方法包括如下步骤。
步骤S100，提供衬底，所述衬底中形成有沟槽，并在所述沟槽中形成屏蔽电极。
步骤S200，形成隔离材料层在所述沟槽内，所述隔离材料层在沟槽内的顶表面不低于预定高度，并且所述隔离材料层未填满所述沟槽。
步骤S300，形成牺牲材料层在所述隔离材料层上并填满所述沟槽，所述牺牲材料层的材料在预定条件下具有流动性以使所形成的牺牲材料层的顶表面平坦化。
步骤S400，执行刻蚀工艺，所述刻蚀工艺由上至下依次刻蚀所述牺牲材料层和所述隔离材料层并刻蚀停止于所述隔离材料层中，以使剩余的隔离材料层的顶表面位于所述预定高度而构成隔离层。
步骤S500，形成栅电极在所述沟槽内，所述栅电极位于所述隔离层上。
以下结合图4-图9和具体实施例对本发明提出的屏蔽栅场效应晶体管及其形成方法作进一步详细说明。其中图4-图9为本发明一实施例中的屏蔽栅场效应晶体管在其制备过程中的结构示意图。据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在步骤S100中，具体参考图4和图5所示，提供衬底100，所述衬底100中形成有沟槽100a，并在所述沟槽100a中形成屏蔽电极200。
具体的，所述沟槽100a的形成方法例如包括：首先，在所述衬底100的顶表面上形成图形化的掩模层110，以利用所述图形化的掩模层110定义出所述沟槽的图形，其中所述图形化的掩模层110的制备过程具体是利用一掩模版进行光刻工艺和刻蚀工艺后，以将所述掩模版上的图形复制至所述掩模层110内；接着，利用所述图形化的掩模层110为掩模刻蚀所述衬底100，以形成所述沟槽100a。
其中，所述图形化的掩模层110可采用单一种材料形成，例如所述图形化的掩模层110的材料仅包括氧化硅。如此一来，在执行图形化工艺(包括刻蚀工艺)以形成所述图形化的掩模层110时，即是对单一种材料进行图形化，其图形化精度较高，不会出现图形化后的图形相对于掩模版上的图形扩大的问题，有利于实现器件尺寸的缩减。
本实施例中，所述掩模层110的材料可根据后续形成的隔离层的材料而对应调整。例如，使所述掩模层110的材料和后续形成的隔离层的材料相同，从而在后续制备隔离层的过程中，还可同时去除所述掩模层110，以达到节省工艺的目的。具体而言，后续形成的隔离层的材料包括氧化硅，则所述掩模层110即为氧化硅掩模层。
接着参考图5所示，在形成所述屏蔽电极200之前还包括：在所述沟槽100a中形成第一介质层210，所述第一介质层210覆盖所述沟槽100a的侧壁和底壁。其中，所述第一介质层210例如可以采用热氧化工艺形成，以及所述第一介质层210的材料例如包括氧化硅(SiO)。需要说明的是，所述第一介质层210的厚度可以根据所形成的屏蔽栅场效应晶体管的耐压要求对应调整。例如，当所形成的屏蔽栅场效应晶体管为低压晶体管(耐压范围例如小于60V)时，则可以使所述第一介质层210在垂直于沟槽侧壁方向上的厚度尺寸小于2000埃，更具体的所述第一介质层210的厚度例如介于800埃～1500埃之间。
在形成所述第一介质层210之后，即填充所述屏蔽电极200在所述沟槽100a中，所述屏蔽电极200即相应的形成在第一介质层210上。具体可以在填充屏蔽电极的电极材料至沟槽100a中之后，采用回刻蚀工艺形成所述屏蔽电极200。所述屏蔽电极200的材料例如包括多晶硅。
进一步的，在形成所述屏蔽电极200之后，还可进一步刻蚀所述第一介质层210，以至少去除所述第一介质层210中高于所述屏蔽电极200的部分。具体的，可以利用干法刻蚀工艺部分去除所述第一介质层210，也可以利用湿法刻蚀工艺部分去除所述第一介质层210。本实施例中，在刻蚀所述第一介质层210时，还可能会部分消耗所述掩模层110。
在步骤S200中，具体参考图6所示，形成隔离材料层310在所述沟槽100a内，所述隔离材料层310在沟槽内的顶表面不低于预定高度H1，且所述隔离材料层310未填满所述沟槽100a。
其中，所述隔离材料层310具体可采用高密度等离子体工艺(High DensityPlasma，HDP)填充，以进一步降低所述隔离材料层310的填充难度，提高所述隔离材料层310在所述沟槽100a中的填充性能。
本实施例中所述的“隔离材料层310在沟槽内的顶表面不低于预定高度H1”，也可以认为是：所述隔离材料层310在沟槽内的最低顶表面310a不低于预定高度。所述预定高度即为后续刻蚀形成的隔离层其顶表面所对应的高度。以及，所述隔离材料层310未填满所述沟槽100a，即意味着所述隔离材料层310的最低顶表面310a不高于沟槽100a的顶部位置，使得所述沟槽100a中还具有容纳空间。
进一步的，所述隔离材料层310还部分形成在衬底顶表面上，本实施例中，所述隔离材料层310即部分形成在所述掩模层上。
在步骤S300中，具体参考图7所示，形成牺牲材料层320在所述隔离材料层310上并填满所述沟槽100a，所述牺牲材料层320的材料在预定条件下具有流动性以使所形成的牺牲材料层320的顶表面平坦化。
应当认识到，具有流动性的牺牲材料在其流动状态下不仅能够充分的填充沟槽100a，并且还可使顶表面平整。即，本实施例中的牺牲材料层320可以不利用研磨工艺即实现平坦化的目的，从而可规避由研磨工艺所带来的缺陷。本实施例中，所述牺牲材料层320还覆盖所述隔离材料层310在衬底顶表面上的部分，以使整个衬底结构的顶表面平坦。
一种可选的方案中，所述牺牲材料层320的形成方法包括：执行涂覆工艺(coating)，以将液态的熔融材料涂覆在所述衬底100上，并固化所述熔融材料以形成所述牺牲材料层。即，用于形成所述牺牲材料层320的熔融材料在其涂覆过程中具备较好的流动性，因此涂覆完成后即具有平坦的顶表面，以及在涂覆该熔融材料之后可通过固化的方式形成所述牺牲材料层320。其中，可在高于800℃的条件下执行所述涂覆工艺，以确保用于形成所述牺牲材料层320的材料为熔融状态。
或者另一种可选的方案中，所述牺牲材料层320的形成方法包括：执行沉积工艺，以将沉积材料沉积在所述衬底100上，并使所述沉积材料回流以形成牺牲材料层320。具体可以在高温条件下(例如高于800℃的条件下)，使所述沉积材料回流以形成平坦化的牺牲材料层320。
进一步的，所述牺牲材料层320的材料可根据所述隔离材料层310的材料而对应选取，例如，可使所述牺牲材料层320的材料和所述隔离材料层310的材料均包括氧化硅。如此，即可使得后续的刻蚀步骤中，降低对所述牺牲材料层320和所述隔离材料层310的刻蚀选择比，使得在后续的刻蚀步骤中能够由上至下均匀的消耗牺牲材料层320和隔离材料层310，具体将在下一步骤中进行说明。
本实施例中，所述隔离材料层310为利用沉积工艺形成的氧化硅层，所述牺牲材料层320可以是掺杂硼和/或磷的氧化硅层。例如，所述牺牲材料层320的材料为硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)或硼硅薄膜(BSG)等。
在步骤S400中，具体参考图8所示，执行刻蚀工艺，所述刻蚀工艺由上至下依次刻蚀所述牺牲材料层和所述隔离材料层并刻蚀停止于所述隔离材料层中，以使剩余的隔离材料层的顶表面位于所述预定高度而构成隔离层300。
结合图7所示，所述牺牲材料层320具备平坦的顶表面，进而在所述刻蚀工艺中即能够由上至下均匀的消耗所述牺牲材料层320，使得所述牺牲材料层320在被消耗的过程中仍保持有平坦或接近平坦的顶表面。以及，随着刻蚀的进行将逐步暴露出其下方的隔离材料层310，由于隔离材料层310和所述牺牲材料层320具有相同的材料，从而在该刻蚀步骤中具备相同或相近的刻蚀速率，因此随着在该刻蚀工艺中将进一步均匀的向下消耗所述隔离材料层310并刻蚀停止在预定高度，以形成所述隔离层300。
继续参考图8所示，本实施例中的掩模层和所述隔离材料层的材料相同，因此在该刻蚀步骤中也可被去除。
在步骤S500中，具体参考图9所示，在所述沟槽100a中形成栅电极400，所述栅电极400位于所述隔离层300上，以利用所述隔离层300电性隔离所述栅电极400和所述屏蔽电极200。其中，所述栅电极400和所述屏蔽电极200可以采用相同的材料形成，例如所述栅电极400和所述屏蔽电极200的材料均包括多晶硅。
进一步的，在形成所述栅电极400之前，还包括：在所述沟槽100a的侧壁上形成第二介质层420。具体的，可以利用热氧化工艺形成所述第二介质层420，所述第二介质层420用于构成栅极氧化层。
此外，在形成所述栅电极400之后，还可包括：在所述沟槽100a的两侧衬底中形成源区。具体可采用离子注入工艺形成所述源区。
综上所述，在本实施例提供的屏蔽栅场效应晶体管的形成方法中，其在制备隔离层时，是利用预定条件下具有流动性的牺牲材料层以实现刻蚀前膜层顶表面的平整性，从而在后续的刻蚀工艺中即可由上至下稳定消耗牺牲材料层至隔离材料层，形成了表面平坦的隔离层。可见，本实施例中在制备隔离层时并不需要采用研磨工艺，进而可以有效规避由研磨工艺所带来的缺陷。
需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。
Claims (11)
1.一种屏蔽栅场效应晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底中形成有沟槽，并在所述沟槽中形成屏蔽电极；
形成隔离材料层在所述沟槽内，所述隔离材料层在沟槽内的顶表面不低于预定高度，并且所述隔离材料层未填满所述沟槽；
形成牺牲材料层在所述隔离材料层上并填满所述沟槽，所述牺牲材料层的材料在预定条件下具有流动性以使所形成的牺牲材料层的顶表面平坦化；
执行刻蚀工艺，所述刻蚀工艺由上至下依次刻蚀所述牺牲材料层和所述隔离材料层并刻蚀停止于所述隔离材料层中，以使剩余的隔离材料层的顶表面位于所述预定高度而构成隔离层；以及，
形成栅电极在所述沟槽内，所述栅电极位于所述隔离层上。
2.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述衬底中形成沟槽的方法包括：
在所述衬底的顶表面上形成图形化的掩模层，所述图形化的掩模层采用单一种材料形成；以及，
在所述图形化的掩模层的掩模作用下刻蚀所述衬底，以形成所述沟槽。
3.如权利要求2所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述牺牲材料层和所述掩模层的材料均包括氧化硅，以及在执行刻蚀工艺以去除所述牺牲材料层时，还去除所述掩模层。
4.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述隔离材料层的形成方法包括：执行高密度等离子体工艺。
5.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述牺牲材料层的形成方法包括：执行涂覆工艺，以将液态的熔融材料涂覆在所述衬底上，并固化所述熔融材料以形成所述牺牲材料层。
6.如权利要求5所述的屏蔽栅场效应晶体管的形成方法，其特征在于，在高于800℃的条件下执行所述涂覆工艺。
7.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述牺牲材料层的形成方法包括：执行沉积工艺，以将沉积材料沉积在所述衬底上，并使所述沉积材料回流以形成牺牲材料层。
8.如权利要求7所述的屏蔽栅场效应晶体管的形成方法，其特征在于，使所述沉积材料回流的温度为大于等于800℃。
9.如权利要求1所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述牺牲材料层和所述隔离材料层的材料均包括氧化硅。
10.如权利要求9所述的屏蔽栅场效应晶体管的形成方法，其特征在于，所述牺牲材料层的材料包括掺杂有硼和/或磷的氧化硅。
11.一种采用如权利要求1-10任一项所述的形成方法制备的屏蔽栅场效应晶体管，包括：衬底，所述衬底中形成有沟槽；以及，依次形成在所述沟槽中的屏蔽电极、隔离层和栅电极，所述隔离层用于隔离所述屏蔽电极和所述栅电极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110705720.8A CN113299557B (zh) | 2021-06-24 | 2021-06-24 | 屏蔽栅场效应晶体管及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110705720.8A CN113299557B (zh) | 2021-06-24 | 2021-06-24 | 屏蔽栅场效应晶体管及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113299557A true CN113299557A (zh) | 2021-08-24 |
| CN113299557B CN113299557B (zh) | 2022-08-09 |
Family
ID=77329468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110705720.8A Active CN113299557B (zh) | 2021-06-24 | 2021-06-24 | 屏蔽栅场效应晶体管及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113299557B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117253783A (zh) * | 2023-11-14 | 2023-12-19 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制备方法 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834346A (en) * | 1997-10-14 | 1998-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Procedure for eliminating bubbles formed during reflow of a dielectric layer over an LDD structure |
| US6030863A (en) * | 1998-09-11 | 2000-02-29 | Taiwan Semiconductor Manufacturing Company | Germanium and arsenic double implanted pre-amorphization process for salicide technology |
| US20040173844A1 (en) * | 2003-03-05 | 2004-09-09 | Advanced Analogic Technologies, Inc. Advanced Analogic Technologies (Hongkong) Limited | Trench power MOSFET with planarized gate bus |
| CN101903998A (zh) * | 2007-12-19 | 2010-12-01 | 飞兆半导体公司 | 用于形成具有宽上部和窄下部的沟道的方法 |
| CN105957811A (zh) * | 2016-04-27 | 2016-09-21 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅功率器件的制造方法 |
| CN107818920A (zh) * | 2017-10-13 | 2018-03-20 | 西安龙腾新能源科技发展有限公司 | 屏蔽栅沟槽mosfet的栅氧层结构及制造方法 |
| CN108389800A (zh) * | 2018-01-31 | 2018-08-10 | 华润微电子（重庆）有限公司 | 屏蔽栅沟槽场效应晶体管的制造方法 |
| US20200044078A1 (en) * | 2018-03-01 | 2020-02-06 | Ipower Semiconductor | Shielded gate trench mosfet devices |
| CN111180341A (zh) * | 2020-02-18 | 2020-05-19 | 中芯集成电路制造(绍兴)有限公司 | 屏蔽栅场效应晶体管及其形成方法 |
| CN111446157A (zh) * | 2020-04-07 | 2020-07-24 | 中芯集成电路制造(绍兴)有限公司 | 屏蔽栅场效应晶体管及其形成方法 |
| CN111681963A (zh) * | 2020-08-11 | 2020-09-18 | 中芯集成电路制造(绍兴)有限公司 | 一种屏蔽栅场效应晶体管及其形成方法 |
-
2021
- 2021-06-24 CN CN202110705720.8A patent/CN113299557B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834346A (en) * | 1997-10-14 | 1998-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Procedure for eliminating bubbles formed during reflow of a dielectric layer over an LDD structure |
| US6030863A (en) * | 1998-09-11 | 2000-02-29 | Taiwan Semiconductor Manufacturing Company | Germanium and arsenic double implanted pre-amorphization process for salicide technology |
| US20040173844A1 (en) * | 2003-03-05 | 2004-09-09 | Advanced Analogic Technologies, Inc. Advanced Analogic Technologies (Hongkong) Limited | Trench power MOSFET with planarized gate bus |
| CN101903998A (zh) * | 2007-12-19 | 2010-12-01 | 飞兆半导体公司 | 用于形成具有宽上部和窄下部的沟道的方法 |
| CN105957811A (zh) * | 2016-04-27 | 2016-09-21 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅功率器件的制造方法 |
| CN107818920A (zh) * | 2017-10-13 | 2018-03-20 | 西安龙腾新能源科技发展有限公司 | 屏蔽栅沟槽mosfet的栅氧层结构及制造方法 |
| CN108389800A (zh) * | 2018-01-31 | 2018-08-10 | 华润微电子（重庆）有限公司 | 屏蔽栅沟槽场效应晶体管的制造方法 |
| US20200044078A1 (en) * | 2018-03-01 | 2020-02-06 | Ipower Semiconductor | Shielded gate trench mosfet devices |
| CN111180341A (zh) * | 2020-02-18 | 2020-05-19 | 中芯集成电路制造(绍兴)有限公司 | 屏蔽栅场效应晶体管及其形成方法 |
| CN111446157A (zh) * | 2020-04-07 | 2020-07-24 | 中芯集成电路制造(绍兴)有限公司 | 屏蔽栅场效应晶体管及其形成方法 |
| CN111681963A (zh) * | 2020-08-11 | 2020-09-18 | 中芯集成电路制造(绍兴)有限公司 | 一种屏蔽栅场效应晶体管及其形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117253783A (zh) * | 2023-11-14 | 2023-12-19 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制备方法 |
| CN117253783B (zh) * | 2023-11-14 | 2024-01-30 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113299557B (zh) | 2022-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8343875B2 (en) | Methods of forming an integrated circuit with self-aligned trench formation | |
| US11404273B2 (en) | Semiconductor structure and forming method thereof | |
| CN110349906A (zh) | 一种自对准沟槽的形成方法 | |
| CN113299557B (zh) | 屏蔽栅场效应晶体管及其形成方法 | |
| KR20070116986A (ko) | 플래시 메모리 소자의 제조방법에 있어서 폴리-1층을정의하기 위한 비-임계 상보적 마스킹 방법 | |
| CN111180342B (zh) | 屏蔽栅场效应晶体管及其形成方法 | |
| CN117790319B (zh) | 一种半导体器件的形成方法 | |
| CN111312591A (zh) | 防止在套刻对准标记上形成残留物的方法 | |
| EP0369953B1 (en) | Tapering of holes through dielectric layers for forming contacts in integrated devices | |
| CN114373712A (zh) | 半导体结构及其形成方法 | |
| CN111640732A (zh) | 半导体结构及其形成方法 | |
| WO2021185062A1 (zh) | 半导体结构及形成方法 | |
| CN111180341B (zh) | 屏蔽栅场效应晶体管及其形成方法 | |
| CN112928057B (zh) | 半导体结构及其形成方法 | |
| CN111312590B (zh) | 一种改善鳍型场效应晶体管栅高均匀性的方法 | |
| CN109887881B (zh) | 金属保险丝顶部的钝化层窗口的形成方法 | |
| CN110867377B (zh) | 虚拟栅的平坦化方法 | |
| CN112908836B (zh) | 半导体结构及其形成方法 | |
| CN104103574B (zh) | 半导体器件的制作方法 | |
| CN110085555B (zh) | 半导体结构及其形成方法 | |
| CN114373713A (zh) | 半导体结构及其形成方法 | |
| EP3998627B1 (en) | Manufacturing method for a semiconductor structure | |
| CN113948381B (zh) | 一种纳米栅的制备方法、纳米栅及应用 | |
| CN111834464B (zh) | 屏蔽栅场效应晶体管及其形成方法、半导体器件 | |
| CN111933712B (zh) | 沟槽型场效应晶体管及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |