CN117316760A - 一种半导体器件及其制备方法、电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制备方法、电子装置，方法包括：提供衬底，形成沟槽，在沟槽的底部和侧壁以及衬底的表面上形成栅极介电层；形成栅极材料层，以填充沟槽，并覆盖衬底的表面上的栅极介电层；刻蚀栅极材料层，停止于栅极介电层；对栅极材料层进行处理，以形成第一预定厚度的第一绝缘层，并在沟槽内形成第一衬底的表面的栅极层；去除第一绝缘层，以露出栅极层。本发明的方法在刻蚀栅极材料层时，停止于栅极介电层，并对剩余栅极材料层进行处理，形成顶面低于衬底的表面的栅极层，最后露出栅极层，能够使得栅极层的顶面更加平坦，进而提高了半导体器件的阈值电压的一致性，避免了短沟道效应，提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制备方法、电子装置。
背景技术
集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物场效应晶体管(MOS)，其中，MOS又包括沟槽型MOS。如图1所示，在衬底100中形成有沟槽101，在沟槽101的侧壁和底部以及衬底100的表面上形成有栅极介电层102，在沟槽101内形成有栅极层103，栅极层103可以作为栅极，并且可以通过外接金属结构来引出栅极层103。
然而，如图1所示，相关技术中的栅极层103的顶面会形成凹槽，而凹槽过深或凹槽不均匀，会导致阈值电压离散、产生短沟道效应以及栅极漏电流增大等问题，进而降低器件性能与产品良率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对目前存在的问题，本发明一方面提供一种半导体器件的制备方法，包括：提供衬底，形成自所述衬底的表面延伸至所述衬底内部的沟槽，在所述沟槽的底部和侧壁以及所述衬底的表面上形成栅极介电层；
形成栅极材料层，以填充所述沟槽，并覆盖所述衬底的表面上的所述栅极介电层；
刻蚀所述栅极材料层，停止于所述栅极介电层；
对剩余所述栅极材料层的表层进行处理，以形成第一预定厚度的第一绝缘层，并在所述沟槽内形成顶面低于所述衬底的表面的栅极层；
去除所述第一绝缘层，以露出所述沟槽内的所述栅极层。
示例性地，在刻蚀所述栅极材料层，停止于所述栅极介电层之后，去除所述第一绝缘层之前，所述方法还包括：
刻蚀去除所述衬底的表面上的栅极介电层；
对所述衬底的表层进行处理，以形成第二预定厚度的第二绝缘层。
示例性地，去除所述第一绝缘层，以露出所述沟槽内的所述栅极层，包括：
在所述第二绝缘层上形成掩膜层；
以所述掩膜层为掩膜，刻蚀去除所述第一绝缘层，以露出所述沟槽内的所述栅极层。
示例性地，同时对剩余所述栅极材料层的表层以及所述所述衬底的表层进行处理，以形成所述第一预定厚度的所述第一绝缘层和所述第二预定厚度的所述第二绝缘层。
示例性地，所述对剩余所述栅极材料层的表层进行处理，以形成第一预定厚度的第一绝缘层，包括：
进行退火工艺，氧化剩余所述栅极材料层的表层，以形成所述第一预定厚度的所述第一绝缘层。
示例性地，所述对所述衬底的表层进行处理，以形成第二预定厚度的第二绝缘层，包括：
进行退火工艺，氧化所述衬底的表层，以形成所述第二预定厚度的所述第二绝缘层。
示例性地，采用干法刻蚀工艺来刻蚀所述栅极材料层，停止于所述栅极介电层。
示例性地，采用湿法刻蚀工艺来刻蚀去除所述衬底的表面上的所述栅极介电层。
本发明另一方面提供一种半导体器件，所述半导体器件采用上述的方法制备获得。
本发明再一方面提供一种电子装置，所述电子装置包括上述的半导体器件。
本发明实施例的半导体器件及其制备方法、电子装置，在刻蚀栅极材料层时，停止于栅极介电层，没有进行过蚀刻，并对剩余栅极材料层的表层进行处理，形成第一预定厚度的第一绝缘层，并在沟槽内形成顶面低于衬底的表面的栅极层，再去除第一绝缘层以露出栅极层，能够使得栅极层的顶面更加平坦，进而提高了半导体器件的阈值电压的一致性，避免了短沟道效应，提高了半导体器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了相关技术的一种半导体器件的剖面示意图；
图2示出了本发明一具体实施例方式的半导体器件的制备方法的流程图；
图3A-3G示出了本发明一具体实施例方式的半导体器件的制备方法依次实施所获得的半导体器件的剖面示意图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
为了彻底理解本发明，将在下列的描述中提出详细步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
沟槽型MOS的栅极通常采用以下制备工艺：如图1所示，在衬底100中形成沟槽101，在沟槽102的侧壁、底部和衬底100的表面上形成栅极介电层102，形成填充沟槽102和覆盖衬底100的表面上的栅极介电层102的栅极材料层，刻蚀栅极材料层以在沟槽102内形成顶面低于衬底100的表面的栅极层103。
本申请的发明人发现：在刻蚀栅极材料层时，会进行过蚀刻，使得形成的栅极层103的顶面会出现凹槽，而当栅极层103没有填充均匀时，会导致栅极层103的顶面的凹槽过深或不均匀，从而导致阈值电压离散、产生短沟道效应以及栅极漏电流增大等问题，例如，当凹槽过深时，栅极层103的顶面的两端容易出现尖端放电现象，进而导致器件栅极和源极短路，使得栅极漏电流增大，进而降低器件性能与产品良率。
因此，鉴于前述技术问题的存在，本发明提出一种半导体器件的制备方法，如图2所示，其主要包括以下步骤：
步骤S210，提供衬底，形成自所述衬底的表面延伸至所述衬底内部的沟槽，在所述沟槽的底部和侧壁以及所述衬底的表面上形成栅极介电层；
步骤S220，形成栅极材料层，以填充所述沟槽，并覆盖所述衬底的表面上的所述栅极介电层；
步骤S230，刻蚀所述栅极材料层，停止于所述栅极介电层；
步骤S240，对剩余所述栅极材料层的表层进行处理，以形成第一预定厚度的第一绝缘层，并在所述沟槽内形成顶面低于所述衬底的表面的栅极层；
步骤S250，去除所述第一绝缘层，以露出所述沟槽内的所述栅极层。
通过在刻蚀栅极材料层时，停止于栅极介电层，没有进行过蚀刻，并对剩余栅极材料层的表层进行处理，形成第一预定后的第一绝缘层，并在沟槽内形成顶面低于衬底的表面的栅极层，再去除第一绝缘层以露出栅极层，能够使得栅极层的顶面更加平坦，进而提高了半导体器件的阈值电压的一致性，避免了短沟道效应，提高了半导体器件的性能。
实施例一
下面，参考图2至图3G对本发明的半导体器件的制备方法做详细描述，其中，图2示出了本发明一具体实施例方式的半导体器件的制备方法的流程图，图3A-3G示出了本发明一具体实施例方式的半导体器件的制备方法依次实施所获得的半导体器件的剖面示意图。
示例性地，本发明的半导体器件的制备方法包括以下步骤：
首先，执行步骤S210，提供衬底，形成自所述衬底的表面延伸至所述衬底内部的沟槽，在所述沟槽的底部和侧壁以及所述衬底的表面上形成栅极介电层。
在一些实施例中，衬底300包括半导体基底以及形成于半导体基底上的外延层，可选地，半导体基底和外延层可以具有相同的导电类型，在另一些实施例中，衬底300还可以仅包括半导体基底而不形成外延层。
具体地，如图3A所示，衬底300包括半导体基底，半导体基底可以包括以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，或者半导体基底还可以包括绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)或绝缘体上锗(GeOI)等。虽然在此描述了可以形成半导体基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。此外，衬底300可以被划分有源区，和/或衬底300中还可以形成有掺杂阱(未示出)等等。
在一个示例中，如图3A所示，形成自衬底300的表面延伸至衬底300内部的沟槽301，在沟槽301的底部和侧壁以及衬底300的表面上形成栅极介电层302。
在一个示例中，栅极介电层302可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。对氧化硅执行氮化工艺可形成氮氧化硅，其中，所述氮化工艺可以是高温炉管氮化、快速热退火氮化或等离子体氮化，当然，还可以采用其它的氮化工艺，这里不再赘述。
随后，执行步骤S220，形成栅极材料层，以填充所述沟槽，并覆盖所述衬底的表面上的所述栅极介电层。
在一个示例中，如图3B所示，形成栅极材料层303，栅极材料层303填充沟槽301，并覆盖衬底300的表面上的栅极介电层302。示例性地，栅极材料层303的材料可以包括多晶硅或者其他适合的材料，多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
随后，执行步骤S230，刻蚀所述栅极材料层，停止于所述栅极介电层。
在一个示例中，如图3C所示，刻蚀栅极材料层303，停止于栅极介电层302。示例性地，栅极介电层302在刻蚀栅极层303的过程中充当刻蚀停止层的作用。示例性地，当刻蚀栅极材料层303至露出衬底100的表面上的栅极介电层302时，停止刻蚀，即不再继续对沟槽101内的栅极材料层303进行刻蚀。
示例性地，可以采用干法刻蚀工艺来刻蚀栅极材料层303，并停止于栅极介电层302，或者还可以采用其他适合的刻蚀工艺对栅极材料层303进行刻蚀。
随后，执行步骤S240，对剩余所述栅极材料层的表层进行处理，以形成第一预定厚度的第一绝缘层，并在所述沟槽内形成顶面低于所述衬底的表面的栅极层。
在一个示例中，如图3E所示，对剩余的栅极材料层303的表层进行处理，以形成第一预定厚度的第一绝缘层304，并在沟槽301内形成顶面低于衬底300的表面的栅极层306。示例性地，应根据实际情况与实际需求来为第一预定厚度选择合适的取值范围，使得在对剩余的栅极材料层303进行处理，以形成第一预定厚度的第一绝缘层304后，沟槽301内形成的栅极层306的顶面能够低于衬底300的表面。
可以采用任意适合的处理方式对栅极材料层进行处理，例如通过氧化、氮化或者碳化等处理方式中的一种或多种进行处理，以将例如多晶硅的栅极层转换为氧化硅、氮化硅或碳化硅等。
示例性地，对剩余栅极材料层303的表层进行处理，以形成第一预定厚度的第一绝缘层304，包括：进行退火工艺，氧化剩余的栅极材料层303的表层，以形成第一预定厚度的第一绝缘层304。示例性地，可以采用本领域技术人员熟知的任何适合的退火方法，例如快速热退火、炉管退火等。示例性地，还可以采用本领域技术人员所习知的氧化工艺例如原位水蒸气氧化(ISSG)等形成第一绝缘层304。示例性地，第一绝缘层304的材质包括氧化硅，对氧化硅执行氮化工艺可形成氮氧化硅，其中，所述氮化工艺可以是高温炉管氮化、快速热退火氮化或等离子体氮化，当然，还可以采用其它的氮化工艺，这里不再赘述。
第一预定厚度可以根据实际需要合理设定，通过控制该第一预定厚度，可以使得最终形成的栅极层306的顶面比衬底300的表面低，例如低500至1500埃，或者其他适合的尺寸。在一个示例中，在执行步骤S230之后，执行步骤S250之前，本发明的方法还包括：刻蚀去除所述衬底的表面上的栅极介电层；对所述衬底的表层进行处理，以形成第二预定厚度的第二绝缘层。
在一个示例中，如图3D与图3E所示，刻蚀去除衬底300的表面上的栅极介电层302，对衬底300的表层进行处理，以形成第二预定厚度的第二绝缘层305。示例性地，应根据实际情况与实际需求来为第二预定厚度选择合适的取值范围，使得在对衬底300的表层进行处理，以形成第二预定厚度的第二绝缘层305后，沟槽301内的栅极层306的顶面能够低于衬底300的表面。示例性地，衬底300的表层指的是自衬底300的表面向衬底300内延伸预定厚度的层。
在一个示例中，可以采用湿法刻蚀工艺来刻蚀去除衬底300的表面上的栅极介电层302，或者还可以采用其他适合的刻蚀工艺对衬底300的表面上的栅极介电层302进行刻蚀。通过将栅极介电层302去除，可以同步去除可能残留在栅极介电层302上的栅极层例如多晶硅，从而避免栅极层的残留。
在一个示例中，对衬底300的表层进行处理，以形成第二预定厚度的第二绝缘层305，包括：进行退火工艺，氧化衬底300的表层，以形成第二预定厚度的第二绝缘层305。示例性地，可以采用本领域技术人员熟知的任何适合的退火方法，例如快速热退火、炉管退火等。示例性地，还可以采用本领域技术人员所习知的氧化工艺例如原位水蒸气氧化(ISSG)等形成第二绝缘层305。示例性地，第二绝缘层305的材质包括氧化硅，对氧化硅执行氮化工艺可形成氮氧化硅，其中，所述氮化工艺可以是高温炉管氮化、快速热退火氮化或等离子体氮化，当然，还可以采用其它的氮化工艺，这里不再赘述。
在一个示例中，如图3E所示，同时对剩余的栅极材料层303的表层以及衬底300的表层进行处理，以形成第一预定厚度的第一绝缘层304和第二预定厚度的第二绝缘层305。示例性地，可以采用退火工艺来同时氧化剩余的栅极材料层303的表层以及衬底300的表层，以形成第一预定厚度的第一绝缘层304和第二预定厚度的第二绝缘层305。示例性地，在对剩余的栅极材料层303的表层以及衬底300的表层进行处理，以形成第一预定厚度的第一绝缘层304和第二预定厚度的第二绝缘层305后，在沟槽301内形成的栅极层306的顶面低于衬底300的表面。例如，以氧化处理为例，对栅极材料层303的表层的氧化速度会快于对衬底300的表层的氧化速度，因此，在同时进行处理时，被氧化的栅极材料层303的厚度大于被氧化的衬底300的厚度，使得形成的第一绝缘层304的厚度(也即第一预定厚度)大于形成的第二绝缘层305的厚度(也即第二预定厚度)。
最后，执行步骤S250，去除所述第一绝缘层，以露出所述沟槽内的所述栅极层。
在一个示例中，如图3G所示，去除第一绝缘层304，以露出沟槽301内的栅极层306。示例性地，去除第一绝缘层304，以露出沟槽301内的栅极层306，包括：如图3F与图3G所示，在衬底300的表面的第二绝缘层305上形成掩膜层307；以掩膜层307为掩膜，刻蚀去除第一绝缘层304，以露出沟槽301内的栅极层306。示例性地，当在前述步骤中未去除衬底300的表面上的栅极介电层302时，可以在衬底300的表面上的栅极介电层302上形成掩膜层307；以掩膜层307为掩膜，刻蚀去除第一绝缘层304，以露出沟槽301内的栅极层306。示例性地，掩膜层307包括光刻胶层或者还可以是硬掩模层例如氮化硅或者其他适合的硬掩模。示例性地，在去除第一绝缘层304，以露出沟槽301内的栅极层306之后，还包括：去除掩膜层307。示例性地，，该掩膜层307为图案化的掩膜，掩膜层307覆盖第二绝缘层305以及形成于沟槽301的侧壁上的栅极介电层302，及露出第二绝缘层305。示例性地，还可以不形成掩膜层307。
至此完成了对本发明的半导体器件的制备方法的关键步骤的描述，对于完整的半导体器件的制备还可以包括其他的步骤，在此不做一一赘述，值得一提的是上述步骤顺序在不冲突的前提下可以进行调整。
综上，本发明实施例的半导体器件的制备方法，通过在刻蚀栅极材料层时，停止于栅极介电层，没有进行过蚀刻，并对剩余栅极材料层的表层进行处理，形成第一预定厚度的第一绝缘层，并在沟槽内形成顶面低于衬底的表面的栅极层，再去除第一绝缘层以露出栅极层，能够使得栅极层的顶面更加平坦，进而提高了半导体器件的阈值电压的一致性，避免了短沟道效应，提高了半导体器件的性能。
实施例二
本发明还提供一种半导体器件，该半导体器件由前述实施例一中的方法制备获得。具体地，如图3G所示，该半导体器件包括衬底300、从衬底300的表面延伸至衬底300内部的沟槽301、形成于沟槽301的底部和侧壁的栅极介电层302、形成于沟槽301内且部分填充沟槽301的栅极层306。示例性地，本发明的半导体器件还包括形成于衬底300的表面上的第二绝缘层305，以及位于第二绝缘层305上的掩膜层306。示例性地，当本发明的半导体器件不包括形成于衬底300的表面上的第二绝缘层305时，该半导体器件还可以包括位于衬底300的表面上的栅极介电层302。由于本申请的器件采用前述的方法制备获得，因此和前述方法具有相同的优点。
具体地，如图3A所示，衬底300包括半导体基底，半导体基底可以包括以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，或者半导体基底还可以包括绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)或绝缘体上锗(GeOI)等。虽然在此描述了可以形成半导体基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。此外，衬底300可以被划分有源区，和/或衬底300中还可以形成有掺杂阱(未示出)等等。
示例性地，栅极层306填充部分深度的沟槽301，且栅极层306的顶部低于衬底300的表面。示例性地，栅极层306的材料可以包括多晶硅或者其他适合的材料。
至此完成了对本发明的半导体器件的结构的介绍，对于完整的器件还可能包括其他的组成结构，在此不做一一赘述。
实施例三
本发明另一实施例中还提供了一种电子装置，包括前述的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，他们都将落入本发明公开的构思的精神和范围内。更特别地，在本发明公开、附图、以及所附权利要求的范围内，可以在主题的结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方式的修改和改变以外，可替换方式的使用对于本领域技术人员来说也是显而易见的选择。
Claims (10)
1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供衬底，形成自所述衬底的表面延伸至所述衬底内部的沟槽，在所述沟槽的底部和侧壁以及所述衬底的表面上形成栅极介电层；
形成栅极材料层，以填充所述沟槽，并覆盖所述衬底的表面上的所述栅极介电层；
刻蚀所述栅极材料层，停止于所述栅极介电层；
对剩余所述栅极材料层的表层进行处理，以形成第一预定厚度的第一绝缘层，并在所述沟槽内形成顶面低于所述衬底的表面的栅极层；
去除所述第一绝缘层，以露出所述沟槽内的所述栅极层。
2.根据权利要求1所述的方法，其特征在于，在刻蚀所述栅极层，停止于所述栅极介电层之后，去除所述第一绝缘层之前，所述方法还包括：
刻蚀去除所述衬底的表面上的栅极介电层；
对所述衬底的表层进行处理，以形成第二预定厚度的第二绝缘层。
3.根据权利要求2所述的方法，其特征在于，去除所述第一绝缘层，以露出所述沟槽内的所述栅极层，包括：
在所述第二绝缘层上形成掩膜层；
以所述掩膜层为掩膜，刻蚀去除所述第一绝缘层，以露出所述沟槽内的所述栅极层。
4.根据权利要求2所述的方法，其特征在于，同时对剩余所述栅极材料层的表层以及所述衬底的表层进行处理，以形成所述第一预定厚度的所述第一绝缘层和所述第二预定厚度的所述第二绝缘层。
5.根据权利要求1所述的方法，其特征在于，所述对剩余所述栅极材料层的表层进行处理，以形成第一预定厚度的第一绝缘层，包括：
进行退火工艺，氧化剩余所述所述栅极材料层的表层，以形成所述第一预定厚度的所述第一绝缘层。
6.根据权利要求2所述的方法，其特征在于，所述对所述衬底的表层进行处理，以形成第二预定厚度的第二绝缘层，包括：
进行退火工艺，氧化所述所述衬底的表层，以形成所述第二预定厚度的所述第二绝缘层。
7.根据权利要求1所述的方法，其特征在于，采用干法刻蚀工艺来刻蚀所述栅极材料层，停止于所述栅极介电层。
8.根据权利要求2所述的方法，其特征在于，采用湿法刻蚀工艺来刻蚀去除所述衬底的表面上的所述栅极介电层。
9.一种半导体器件，其特征在于，所述半导体器件采用权利要求1-8中任一项所述的方法制备获得。
10.一种电子装置，其特征在于，所述电子装置包括如权利要求9所述的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310993996.XA CN117316760A (zh) | 2023-08-08 | 2023-08-08 | 一种半导体器件及其制备方法、电子装置 |
Applications Claiming Priority (1)
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| CN202310993996.XA CN117316760A (zh) | 2023-08-08 | 2023-08-08 | 一种半导体器件及其制备方法、电子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117316760A true CN117316760A (zh) | 2023-12-29 |
Family
ID=89272610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310993996.XA Pending CN117316760A (zh) | 2023-08-08 | 2023-08-08 | 一种半导体器件及其制备方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117316760A (zh) |
-
2023
- 2023-08-08 CN CN202310993996.XA patent/CN117316760A/zh active Pending
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