KR20000004425A - 반도체 소자 분리 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자들간을 전기적으로 분리시키기 위한 반도체 소자 분리 방법에 관한 것이다. 본 발명의 반도체 소자 분리 방법은, 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막 및 패드 산화막의 일부분을 사진 식각하여 상기 실리콘 기판의 필드 영역을 노출시키는 단계; 상기 노출된 실리콘 기판의 필드 영역을 식각하여 소정 깊이의 트랜치를 형성하는 단계; 전체 상부에 소정 두께의 질산화막을 형성하는 단계; 상기 트랜치가 매립되도록 질산화막 상에 두껍게 산화막을 증착하는 단계; 상기 질화막이 노출될 때까지 상기 산화막 및 질산화막을 식각하는 단계; 및 상기 질화막과 그 하부의 패드 산화막을 제거하는 단계를 포함해서 이루어진 것을 특징으로 한다.

Description

반도체 소자 분리 방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자들간을 전기적으로 분리시키기 위한 반도체 소자 분리 방법에 관한 것이다.

통상, 반도체 소자들간을 전기적으로 분리시키기 위한 방법으로는 로코스(LOCOS : LOCal Oxidation of Silicon) 방식이 널리 공지되어 있다.

이러한 로코스 방식은 실리콘 기판상에 패드 산화막 및 질화막을 형성한 후에 필드 영역에 해당하는 실리콘 기판 부분이 노출되도록 상기 패드 산화막 및 질화막을 식각하고, 이어서, 열산화 공정을 실시하여 상기 필드 영역에 필드 산화막이라 일컬어지는 소자 분리막을 형성하여 인접된 소자들간을 분리시키는 방법이다.

그러나, 상기와 같은 로코스 방식에 의한 소자 분리 방법에서는 측면 산화에 의한 버즈-빅(bird′s-beak) 현상이 발생되는 것으로 인하여 반도체 소자의 활성 영역이 감소하게 되고, 이 때문에 고집적 반도체 소자의 제조에는 적용시킬 수 없는 문제점이 있었다.

따라서, 근래에는 실리콘 기판의 소정 두께를 식각하여 트랜치를 형성한 후에, 상기 트랜치 내부를 산화막으로 매립시킨 트랜치형 소자 분리막이 각광 받고 있으며, 이러한 트랜치형 소자 분리막은 그 폭이 매우 좁기 때문에 고집적 반도체 소자의 제조시에 유용하게 적용시킬 수 있는 장점을 가지고 있다.

도 1a 및 도 1b는 종래 기술에 따른 트랜치형 소자 분리막 형성방법을 설명하기 위한 공정 단면도이다.

우선, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드 산화막(2) 및 질화막(3)을 순차적으로 형성하고, 사진 식각 공정을 실시하여 실리콘 기판의 필드 영역이 노출되도록 상기 질화막(3) 및 패드 산화막(2)의 일부분을 제거한다.

그런 다음, 노출된 실리콘 기판(1)의 필드 영역을 식각하여 트랜치(4)를 형성한 후에, 상기한 식각 공정에서 발생된 실리콘 기판(1)의 데미지(Damage)를 보상하기 위하여 질화막(3)을 베리어로 이용하는 산화 공정을 실시하여 트랜치(4)의 내벽에 매우 얇은 두께로 제1산화막(5)을 형성한다.

다음으로, 도 1b에 도시된 바와 같이, 전체 상부에 트랜치를 매립시킬 수 있는 두께로 제2산화막을 증착한 상태에서, 화학적기계연마(Chemical Mechanical Polyshing : 이하, CMP) 공정을 통해 질화막(3)이 노출될 때까지 상기 제2산화막을 식각하고, 이어서, 잔류되어 있는 질화막 및 패드 산화막을 제거하여 트랜치형 소자 분리막(6)을 형성한다.

이후, 도 2에 도시된 바와 같이, 공지된 후속 공정, 예를 들어, 전체 상부에 층간 절연막(7)을 증착한 후, 사진 식각 공정을 통해 실리콘 기판(1)의 활성 영역을 노출시키는 콘택홀을 형성하고, 이어서, 콘택홀 내에 금속막을 매립시켜 금속배선(8)을 형성한다.

그러나, 상기와 같은 트랜치형 소자 분리막은 후속 공정이 진행되는 동안, 도 2에 도시된 바와 같이, 실리콘 기판의 측면 부분은 물론 소자 분리막의 측면 부분이 함께 식각되는데, 이러한 실리콘 기판과 소자 분리막의 경계면 부분(A)에 후속 공정에서 형성되는 금속배선(8)이 콘택되기 때문에 누설 전류의 증가로 인하여 소자의 전기적 특성이 저하되는 문제점이 있었다.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자 분리 방법을 제공하는데, 그 목적이 있다.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자 분리 방법을 설명하기 위한 공정 단면도.

도 2는 종래 문제점을 설명하기 위한 단면도.

도 3a 내지 도 3d는 본 발명의 실시에에 따른 반도체 소자 분리 방법을 설명하기 위한 공정 단면도.

도 4는 본 발명의 실시예에 따른 트랜치형 소자 분리막의 특성을 설명하기 위한 단면도.

(도면의 주요 부분에 대한 부호의 설명)

11 : 실리콘 기판 12 : 패드 산화막

13 : 질화막 14 : 트랜치

15 : 질산화막 16 : 산화막

16a : 트랜치형 소자 분리막 17 : 층간절연막

18 : 금속배선 A : 활성 영역과 소자 분리막의 경계면

상기와 같은 목적을 달성하기 위한 본 발명의 트랜치형 소자 분리막 형성방법은, 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막 및 패드 산화막의 일부분을 사진 식각하여 상기 실리콘 기판의 필드 영역을 노출시키는 단계; 상기 노출된 실리콘 기판의 필드 영역을 식각하여 소정 깊이의 트랜치를 형성하는 단계; 전체 상부에 소정 두께의 질산화막을 형성하는 단계; 상기 트랜치가 매립되도록 질산화막 상에 두껍게 산화막을 증착하는 단계; 상기 질화막이 노출될 때까지 상기 산화막 및 질산화막을 식각하는 단계; 및 상기 질화막과 그 하부의 패드 산화막을 제거하는 단계를 포함해서 이루어진 것을 특징으로 한다.

본 발명에 따르면, 질산화막을 이용하여 활성 영역과 필드 영역이 전기적으로 분리되도록 함으로써, 누설 전류가 발생되는 것을 최대한 감소시켜 소자의 전기적 특성을 향상시킬 수 있다.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자 분리 방법을 설명하기 위한 공정 단면도이다.

우선, 도 3a에 도시된 바와 같이, 실리콘 기판(11) 표면 상에 30 내지 100Å 두께로 패드 산화막(12)을 성장시킨 후에, 이 상부에 500 내지 2,000Å 두께로 질화막(13)을 증착한다. 그런 다음, 사진 식각 공정을 통해 질화막(13) 및 패드 산화막(12)의 일부분을 식각하여 실리콘 기판(11)의 소정 부분, 즉, 필드 영역을 노출시킨 상태에서, 노출된 필드 영역을 식각하여 2,000 내지 4,000Å 깊이로된 트랜치(14)를 형성한다.

이어서, 도 3b에 도시된 바와 같이, 트랜치(14)가 형성된 실리콘 기판(11)을 퍼니스(Furnace)에 장입시킨 상태에서, N₂O 또는 NO 가스를 이용하여 트랜치(14)의 내벽에 100 내지 500Å 두께로 질산화막(15)을 성장시킨다. 이때, 공정 압력은 낮게 하고, 온도는 900 내지 1,100℃ 정도로 한다.

또한, 질산화막(15)을 성장시킨 이후에는 N₂가스를 이용한 어닐링 공정을 추가로 더 실시하여 트랜치 식각시에 실리콘 기판에 인가된 데미지에 의한 결함, 예를 들어, 레티스 디스오더(Lattice Disorder)와 같은 결함을 보상시킨다. 이때, 어닐링 공정은 인-시튜(In-Situ) 방식으로 실시하며, 1,000 내지 1,200℃ 온도에서 30 내지 300분 동안 실시한다.

다음으로, 도 3c에 도시된 바와 같이, 트랜치가 매립될 수 있도록 전체 상부에 두껍게 산화막(16)을 증착한 후, 질화막(13)을 식각 저지층으로 하는 CMP 공정을 통해 산화막(16) 및 그 하부의 질산화막(15)을 식각한다.

그리고 나서, 도 3d에 도시된 바와 같이, 질화막에 대한 과도식각 공정을 통해 질화막 및 패드 산화막을 제거하여 실리콘 기판(11)의 필드 영역에 트랜치형 소자 분리막(16a)을 형성한다.

이후, 공지된 후속 공정을 실시하여, 도 4에 도시된 바와 같이, 콘택홀을 통해 활성 영역과 콘택되는 금속배선(18)을 형성한다. 도면에서 도면부호 17은 층간절연막이다.

상기에서, 트랜치형 소자 분리막을 형성한 후에 공지된 후속 공정, 예를 들어, 산화막의 증착 및 식각과 금속배선 공정을 진행하는 경우에, 트랜치 식각으로 인한 실리콘 기판의 데미지에 의해 스트레스가 집중되어 있는 부분이며, 아울러, 실리콘 기판내의 도펀트 프로파일이 국부적으로 상이한 부분인 활성 영역의 측면 부분이 후속의 식각 공정에서 노출되고, 이러한 부분에 금속배선이 직접 콘택될 경우에는 누설 전류가 증가되는 현상이 초래된다.

그러나, 본 발명의 경우에는 트랜치형 소자 분리막이 질산화막에 의해 둘러쌓여 있음은 물론 어닐링 공정을 통해 트랜치 식각시에 발생된 실리콘 기판의 데미지를 보상할 수 있기 때문에 후속의 식각 공정에서 산화막과 질산화막과 식각 선택비 차이에 기인하여, 도 4에 도시된 바와 같이, 활성 영역과 소자 분리막의 경계면(B)에서 상기 소자 분리막의 측면이 노출되는 것을 방지할 수 있기 때문에 활성 영역과 필드 영역을 전기적으로 분리시킬 수 있게 된다.

따라서, 금속배선이 상기한 경계면 부분에 콘택되어도 경게면 부분(B)에서 누설 전류가 발생되는 것을 방지시킬 수 있기 때문에 소자의 전기적 특성을 향상시킬 수 있게 된다.

한편, 도시되지는 않았으나, 본 발명의 다른 실시예로서, 질산화막을 형성함에 있어서, 우선, 고온 산화 공정과 어닐링 공정을 실시하여 트랜치 내벽에 박막의 산화막을 형성한 상태에서, 이러한 산화막 상에 질산화막을 증착시켜 형성시킬 수도 있다.

이 경우에는 공정이 추가되는 결점은 있지만, 필드 영역과 활성 영역간의 절연 특성이 매우 우수하며, 아울러, 산화막과의 식각 선택비가 높은 질산화막을 적용시킬 수 있는 장점이 있다.

이상에서와 같이, 본 발명은 트랜치형 소자 분리막으로 소자들간을 분리시킴에 있어서, 트랜치형 소자 분리막의 내벽에 질산화막을 개재시켜 후속 공정에서 소자 분리막이 측면이 노출되는 것을 방지함으로써, 필드 영역과 활성 영역간의 완전한 전기적 분리를 달성할 수 있으며, 이에 따라, 필드 영역과 활성 영역의 경계면 부분에서 누설 전류가 발생되는 것을 방지할 수 있는 것에 기인하여 소자의 전기적 특성을 향상시킬 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (7)

1. 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계;

   상기 질화막 및 패드 산화막의 일부분을 사진 식각하여 상기 실리콘 기판의 필드 영역을 노출시키는 단계;

   상기 노출된 실리콘 기판의 필드 영역을 식각하여 소정 깊이의 트랜치를 형성하는 단계;

   전체 상부에 소정 두께의 질산화막을 형성하는 단계;

   상기 트랜치가 매립되도록 질산화막 상에 두껍게 산화막을 증착하는 단계;

   상기 질화막이 노출될 때까지 상기 산화막 및 질산화막을 식각하는 단계; 및

   상기 질화막과 그 하부의 패드 산화막을 제거하는 단계를 포함해서 이루어진 것을 특징으로 하는 반도체 소자 분리 방법.
2. 제 1 항에 있어서, 상기 트랜치는 2,000 내지 4,000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자 분리 방법.
3. 제 1 항에 있어서, 상기 질산화막은 낮은 압력 분위기 및 900 내지 1,200℃ 온도에서 N₂O 또는 NO 가스를 이용하여 형성하는 것을 특징으로 하는 반도체 소자 분리 방법.
4. 제 1 항 또는 제 3 항에 있어서, 상기 질산화막은 100 내지 500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 분리 방법.
5. 제 1 항에 있어서, 상기 질산화막을 형성한 후에, N₂가스를 이용한 어닐링 공정을 더 실시하는 것을 특징으로 하는 반도체 소자 분리 방법.
6. 제 5 항에 있어서, 상기 어닐링 공정은 질산화막의 형성 공정과 인-시튜 방식으로 실시하는 것을 특징으로 하는 반도체 소자 분리 방법.
7. 제 5 항 또는 제 6 항에 있어서, 상기 어닐링 공정은 1,000 내지 1,200℃의 온도에서 30 내지 300분 동안 실시하는 것을 특징으로 하는 반도체 소자 분리 방법.