KR19980026564A - 반도체장치의 소자분리방법 - Google Patents
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Abstract
본 발명은 반도체장치의 소자분리방법에 관한 것으로서 반도체기판 상의 필드영역이 노출되도록 활성영역에 패드산화막과 질화막을 형성하는 공정과, 상기 반도체기판의 필드영역에 필드산화막을 형성하는 공정과, 상기 필드산화막의 반도체기판 표면 보다 높게 형성된 부분을 제거하여 평탄화함과 동시에 상기 필드산화막의 주위에 오목부를 형성하는 공정과, 상기 반도체기판 상에 잔류하는 질화막과 패드산화막을 순차적으로 제거하는 공정과, 상기 오목부 내에 다결정실리콘을 채워 필라를 형성하는 공정과, 상기 반도체기판의 노출된 부분에 게이트 산화막을 형성함과 동시에 상기 오목부 내의 필라를 산화하여 활성영역과 필드영역 경계의 게이트산화막을 두껍게 하는 공정을 구비한다. 따라서, 게이트산화막의 두께를 보상하여 누설전류가 흐르는 것을 방지할 수 있으며, 또한, 필드영역과 활성영역의 경계의 오목부 모서리를 완만하게 하므로 전계의 집속을 억제하여 항복전압의 저하를 방지할 수 있다.
Description
제 1 도(a) 내지 (d)는 종래 기술의 일 실시예에 따른 반도체장치의 소자분리방법을 도시하는 공정도
제 2 도(a) 내지 (d)는 종래 기술의 다른 실시예에 따른 반도체장치의 소자분리방법을 도시하는 공정도
제 3 도(a) 내지 (e)는 본 발명의 일 실시예에 따른 반도체장치의 소자분리방법을 도시하는 공정도
도 4 도(a) 내지 (e)는 본 발명의 다른 실시예에 따른 반도체장치의 소자분리방법을 도시하는 공정도
* 도면의 주요 부분에 대한 부호의 설명 *
31, 41 : 반도체기판32, 42 : 패드산화막
33, 43 : 질화막34, 46 : 필드산화막
35 : 버즈 빅36, 47 : 오목부
37, 48 : 식각정지산화막38, 49 : 필라
39, 50 : 게이트산화막44 : 트렌치
45 : 완충막
본 발명은 반도체장치의 소자분리방법에 관한 것으로서, 특히, 필드영역과 활성영역의 경계 부분에서 누설 전류 특성이 저하되고 항복전압(breakdown voltage)이 낮아지는 것을 방지할 수 있는 반도체장치의 소자분리방법에 관한 것이다.
반도체 장치에 있어서 소자들 사이의 전기적인 분리는 각 소자의 동작과 집적회로의 고집적화에 많은 영향을 끼친다. 그러므로, 반도체장치는 소자들 사이에 소자를 분리하는 두꺼운 필드산화막을 형성하여 소자들을 전기적으로 분리하는 방법이 개발되었다.
제 1 도(a) 내지 (d)는 종래 기술의 일 실시예에 따른 반도체장치의 소자분리방법을 도시하는 공정도이다.
제 1 도(a)를 참조하면, 반도체기판(11)의 표면에 패드산화막(12)과 질화막(13)을 순차적으로 형성한다. 그리고, 질화막(13) 및 패드산화막(12)의 소정부분을 포토리쏘그래피(phtolithography) 방법으로 반도체기판(11)이 노출되도록 식각하여 소자의 활성영역(a1)과 필드영역(f1)을 한정한다.
제 1 도(b)를 참조하면, 반도체기판(11)의 노출된 부분을 고온에서 장시간 산화하여 소자의 활성영역(a1)을 한정하는 필드산화막(14)을 형성한다. 이 때, 질화막(13) 상에는 산화막이 형성되지 않으나 하부에는 패드산화막(12)의 노출된 부분이 부분적으로 산화되어 필드산화막(14)의 주위에는 버즈 빅(bird's beak : 15)이 형성된다.
제 1 도(c)를 참조하면, 질화막(13)을 마스크로 사용하여 필드산화막(14)의 반도체기판(11)의 표면보다 높게 형성된 부분을 HF 또는 BOE(Buffered Oxide Etchant) 등의 용액으로 식각하여 평탄화시킨다. 이 때, 필드산화막(14) 주위의 버즈 빅(15)도 제거되어 오목부(recess : 16)가 형성된다.
제 1 도(d)를 참조하면, 반도체기판(11) 상의 활성영역(a1)에 잔류하는 질화막(13)과 패드산화막(12)을 순차적으로 제거하여 반도체기판(11)을 노출시킨다. 그리고, 반도체기판(11) 상의 활성영역(a1)에 열산화 방법에 의해 게이트산화막(17)을 형성한다. 이 때, 게이트산화막(17)은 오목부(16)의 내부에도 형성된다.
제 2 도(a) 내지 (d)는 종래 기술의 다른 실시예에 따른 반도체장치의 소자분리방법을 도시하는 공정도이다.
제 2 도(a)를 참조하면, 반도체기판(21)의 표면에 패드산화막(22)과 질화막(23)을 순차적으로 형성한다. 그리고, 질화막(23) 및 패드산화막(22)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 반도체기판(21)이 노출되도록 식각하여 소자의 활성영역(a2)과 필드영역(f2)을 한정한다. 그 다음, 질화막(23)을 마스크로 사용하여 반응성이온식각(Reactive Ion Etching : 이하, RIE로 칭함) 방법으로 반도체기판(21)의 노출된 부분을 식각하여 트렌치(24)를 형성한다.
제 2 도(b)를 참조하면, 트렌치(24) 내부의 RIE 공정시 손상된 표면을 열산화방법에 의해 산화하여 완충산화막(25)을 형성한다. 그리고, 질화막(23) 및 완충산화막(25) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법에 의해 트렌치(24)를 채우도록 산화실리콘을 증착한다. 그 다음, 화학-기계적연마(Chemical-Mechnical Polishing : 이하, CMP라 칭함) 방법 또는 에치 백 방법에 의해 질화막(23)이 노출되도록 산화실리콘을 제거한다. 이 때, 트렌치(24) 내의 제거되지 않은 산화실리콘은 필드산화막(26)이 된다.
제 2 도(c)를 참조하면, 질화막(23)을 마스크로 사용하여 필드산화막(26)의 반도체기판(21)의 표면보다 높게 형성된 부분을 HF 또는 BOE 등의 용액으로 식각하여 평탄화시킨다. 이 때, 필드산화막(26)은 주위의 질화막(23)과 접촉된 부분이 가운데 부분 보다 식각 속도가 빠르다. 그러므로, 필드산화막(26)의 주변부는 반도체기판(21)보다 낮게 되어 오목부(27)가 형성되는 데, 상기에서 필드산화막(26) 식각시 완충산화막(25)의 소정 부분도 식각되어 트렌치(24) 상부의 소정 부분을 노출시킨다.
제 2 도(d)를 참조하면, 반도체기판(21) 상의 활성영역(a2)에 잔류하는 질화막(23)과 패드산화막(22)을 순차적으로 제거하여 반도체기판(21)을 노출시킨다. 그리고, 반도체기판(21) 상의 활성영역(a2)에 열산화 방법에 의해 게이트산화막(28)을 형성한다. 이 때, 게이트산화막(28)은 오목부(27)의 내부에도 형성된다.
그러나, 상술한 종래의 반도체장치의 소자분리방법은 활성영역과 필드영역이 접하는 부분의 모서리에 응력이 발생되어 산화 공정시 산화 속도가 늦으므로 이 모서리 부분에 게이트 산화막이 얇게 형성될 뿐만 아니라 이 모서리 부분에 전계가 집속되어 누설전류가 흐르고 항복전압이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 필드영역과 활성영역의 경계에서 게이트산화막의 두께를 보상하여 누설전류의 흐름을 방지할 수 있는 반도체장치의 소자분리방법을 제공함에 있다.
본 발명의 다른 목적은 필드영역과 활성영역의 경계에서 전계의 집속을 억제하여 항복전압의 저하를 방지할 수 있는 반도체장치의 소자분리방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 소자분리방법은 반도체기판 상의 필드영역이 노출되도록 활성영역에 패드산화막과 질화막을 형성하는 공정과, 상기 반도체기판의 필드영역에 필드산화막을 형성하는 공정과, 상기 필드산화막의 반도체기판 표면 보다 높게 형성된 부분을 제거하여 평탄화함과 동시에 상기 필드산화막의 주위에 오목부를 형성하는 공정과, 상기 반도체기판 상에 잔류하는 질화막과 패드산화막을 순차적으로 제거하는 공정과, 상기 오목부 내에 다결정실리콘을 채워 필라를 형성하는 공정과, 상기 반도체기판의 노출된 부분에 게이트 산화막을 형성함과 동시에 상기 오목부 내의 필라를 산화하여 활성영역과 필드영역 경계의 게이트산화막을 두껍게 하는 공정을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제 3 도(a) 내지 (e)는 본 발명의 일 실시예에 따른 반도체장치의 소자분리방법을 도시하는 제조공정도이다.
제 3 도(a)를 참조하면, 반도체기판(31) 상에 열산화 방법으로 100 ~ 200Å 정도 두께의 패드산화막(32)을 형성하고, 이 패드산화막(32) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 1500 ~ 2500Å 정도 두께의 질화막(33)을 형성한다. 그리고, 질화막(33)과 패드산화막(32)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 반도체기판(31)이 노출되도록 식각하여 소자의 활성영역(A1)과 필드영역(F1)을 한정한다.
제 3 도(b)를 참조하면, 반도체기판(31)의 노출된 부분을 1000 ~ 1100℃ 정도의 고온에서 장시간 산화하여 2500 ~ 4000Å 정도 두께의 필드산화막(34)을 형성하여 소자의 활성영역(A1)을 한정한다. 이 때, 필드산화막(34)의 주위에는 패드산화막(32)도 부분적으로 산화되어 버즈 빅(35)이 형성된다.
제 3 도(c)를 참조하면, 질화막(33)을 마스크로 사용하여 필드산화막(34)의 반도체기판(31)의 표면보다 높게 형성된 부분을 HF 또는 BOE 등의 용액으로 식각하여 평판화시킨다. 이 때, 필드산화막(34)의 주위의 버즈 빅(35)도 제거되어 오목부(36)가 형성된다.
제 3 도(d)를 참조하면, 반도체기판(31) 상의 활성영역(A1)에 잔류하는 질화막(33)과 패드산화막(32)을 순차적으로 제거하여 반도체기판(11)을 노출시킨다. 그리고, HCl 또는 DCE(dichloroethylene) 등의 Cl 성분을 포함하는 가스 분위기에서 오목부(36)를 포함하는 반도체기판(31) 상에 100 ~ 200Å 정도 두께의 식각정지산화막(37)을 형성한다. 이 때, Cl 성분은 반도체기판(31)의 모서리 부분을 빠르게 산화시키므로 반도체기판(31)의 오목부(36)의 모서리 부분을 완만하게 한다. 그러므로, 이 후에 형성되는 게이트전극에 의한 전계가 집속되는 것을 방지하여 항복전압이 저하되는 것을 방지할 수 있다. 그 다음, 필드산화막(34) 및 식각정지산화막(37) 상에 다결정실리콘을 4000 ~ 6000Å 정도의 두께로 두껍게 증착한 후 필드산화막(34) 및 식각정지산화막(37)이 노출될 때까지 RIE 방법으로 에치 백하여 오목부(36) 내에 필라(fillar : 38)를 형성한다. 이 때, 식각정지산화막(37)은 필라(38)를 형성하기 위한 RIE 공정시 반도체기판(31)이 손상되는 것을 방지한다.
제 3 도(e)를 참고하면, 식각정지산화막(37)을 제거하여 활성영역(A1)의 반도체기판(31)을 노출시킨다. 그리고, 반도체기판(31) 상의 노출된 부분에 열산화 방법에 의해 게이트산화막(39)을 형성한다. 이 때, 오목부(36) 내의 필라(38)도 산화되어 활성영역(A1)과 필드영역(F1)의 경계에서 게이트산화막(39)가 두껍게 형성되어 누설전류가 흐르는 것을 방지한다.
제 4 도(a) 내지 (e)는 본 발명의 다른 실시예에 따른 반도체장치의 소사분리방법을 도시하는 공정도이다.
제 4 도(a)를 참조하면, 반도체기판(41) 상에 열산화 방법으로 100 ~ 200Å 정도 두께의 패드산화막(42)을 형성하고, 이 패드산화막(42) 상에 CVD 방법으로 1500 ~ 2500Å 정도 두께의 질화막(43)을 형성한다. 그리고, 질화막(43)과 패드산화막(42)의 소정 부분을 포토리쏘그래피 방법으로 반도체기판(41)이 노출되도록 식각하여 소자의 활성영역(A2)과 필드영역(F2)을 한정한다. 그 다음, 질화막(43)을 마스크로 사용하여 RIE 방법으로 반도체기판(41)의 노출된 부분을 3000 ~ 6000Å 정도 깊이로 식각하여 트렌치(44)를 형성한다.
제 4 도(b)를 참조하면, 트렌치(44) 내부의 RIE 공정시 표면의 손상을 제거하기 위해 50 ~ 200Å 정도 두께로 열산화하여 완충산화막(45)을 형성한다. 그리고, 질화막(43) 및 완충산화막(45) 상에 CVD 방법에 의해 트렌치(44)를 채우도록 산화실리콘을 5000 ~ 8000Å 정도 두께로 증착한다. 그 다음, 질화막(43) 상의 산화실리콘을 CMP 방법 또는 에치 백 방법에 의해 질화막(43)이 노출되도록 제거한다. 이 때, 트렌치(44) 내의 제거되지 않은 산화실리콘은 필드산화막(46)이 된다.
제 4 도(c)를 참조하면, 질화막(43)을 마스크로 사용하여 필드산화막(46)의 반도체기판(41)의 표면 보다 높게 형성된 부분을 HF 또는 BOE 등의 용액으로 식각하여 평탄화시킨다. 이 때, 필드산화막(46)은 주위의 질화막(43)과 접촉된 부분이 가운데 부분 보다 식각 속도가 빠르다. 그러므로, 필드산화막(46)의 주변부는 반도체기판(41) 보다 낮게 되어 오목부(47)가 형성되는 데, 상기에서 필드산화막(46) 식각시 완충산화막(45)의 소정 부분도 식각되어 트렌치(44) 상부의 소정 부분을 노출시킨다.
제 4 도(d)를 참조하면, 반도체기판(41) 상의 활성영역(A2)에 잔류하는 질화막(43)과 패드산화막(42)를 순차적으로 제거하여 반도체기판(41)을 노출시킨다. 상기에서, 질화막(43)은 인산으로, 패드산화막(42)은 HF 또는 BOE 용액으로 제거한다. 그리고, HCl 또는 DCE 등의 Cl 성분을 포함하는 가스 분위기에서 오목부(47)를 포함하는 반도체기판(41) 상에 100 ~ 200Å 정도 두께의 식각정지산화막(48)을 형성한다. 상기 Cl 성분은 반도체기판(41)의 모서리 부분을 빠르게 산화시키므로 반도체기판(41)의 오목부(47)의 모서리 부분을 완만하게 한다. 그러므로, 이 후에 형성되는 게이트전극에 의한 전계가 집속되는 것을 방지하여 항복전압이 저하되는 것을 방지할 수 있다.
그 다음, 필드산화막(44) 및 식각정지산화막(48) 상에 다결정실리콘을 4000 ~ 6000Å 정도의 두께로 두껍게 증착한 후 필드산화막(44) 및 식각정지산화막(48)이 노출될 때까지 RIE 방법으로 에치 백하여 오목부(46)내에 필라(49)를 형성한다. 이 때, 식각정지산화막(48)은 상기 RIE 공정시 반도체기판(41)이 손상되는 것을 방지한다.
제 4 도(e)를 참조하면, 식각정지산화막(47)을 제거하여 활성영역(A2)의 반도체기판(31)을 노출시킨다. 그리고, 반도체기판(41) 상의 노출된 부분에 열산화 방법에 의해 게이트산화막(50)을 형성한다. 이 때, 오목부(47) 내의 필라(49)도 산화되어 활성영역(A2)과 필드영역(F2)의 경계에서 게이트산화막(50)가 두껍게 형성되어 누설전류가 흐르는 것을 방지한다.
상술한 바와 같이 본 발명에 따른 소자분리방법은 반도체기판의 필드영역에 열산화하거나 또는 트렌치를 형성하여 산화실리콘을 증착하여 필드산화막을 형성한 후 이 필드산화막의 반도체기판의 표면 보다 높게 형성된 부분을 습식 식각하여 평탄화시킬 때 형성되는 오목부의 모서리를 산화에 의해 완만하게 하고 이 오목부 내에 다결정실리콘으로 이루어진 필라를 형성하고 반도체기판의 노출된 활성영역 상에 열산화 방법에 의해 게이트산화막을 형성함과 동시에 필라를 산화시켜 활성영역과 필드영역의 경계에서 게이트산화막을 두껍게 형성한다.
따라서, 본 발명은 게이트산화막의 두께를 보상하여 누설전류가 흐르는 것을 방지할 수 있으며, 또한, 필드영역과 활성영역의 경계의 오목부 모서리를 완만하게 하므로 전계의 집속을 억제하여 항복전압의 저하를 방지할 수 있는 이점이 있다.
Claims (24)
- 반도체기판 상의 필드영역이 노출되도록 활성영역에 패드산화막과 질화막을 형성하는 공정과,상기 반도체기판의 필드영역에 필드산화막을 형성하는 공정과,상기 필드산화막의 반도체기판 표면 보다 높게 형성된 부분을 제거하여 평탄화함과 동시에 상기 필드산화막의 주위에 오목부를 형성하는 공정과,상기 반도체기판 상에 잔류하는 질화막과 패드산화막을 순차적으로 제거하는 공정과,상기 오목부 내에 다결정실리콘을 채워 필라를 형성하는 공정과,상기 반도체기판의 노출된 부분에 게이트 산화막을 형성함과 동시에 상기 오목부 내의 필라를 산화하여 활성영역과 필드영역 경계의 게이트산화막을 두껍게 하는 공정을 구비하는 반도체장치의 소자분리방법.
- 제 1 항에 있어서,상기 필드산화막을 상기 반도체기판의 노출된 부분을 주위에 버드 빅이 형성되도록 1000 ~ 1100℃ 정도의 고온에서 열산화시켜 2500 ~ 4500Å의 두께로 형성하는 반도체장치의 소자분리방법.
- 제 1 항에 있어서, 상기 필드산화막을 형성하는 공정은,상기 질화막을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 단계와,상기 트렌치 형성시 내부의 손상된 표면에 완충산화막을 형성하는 단계와,상기 질화막 및 완충산화막 상에 상기 트렌치를 채우도록 산화실리콘을 증착하는 단계와,상기 질화막 상의 산화실리콘을 상기 질화막이 노출되도록 제거하는 단계를 구비하는 반도체장치의 소자분리방법.
- 제 3 항에 있어서,상기 트렌치를 3000 ~ 6000Å의 깊이로 식각하여 형성하는 반도체장치의 소자분리방법.
- 제 3 항에 있어서,상기 완충산화막을 열산화하여 50 ~ 200Å의 두께로 형성하는 반도체장치의 소자분리방법.
- 제 3 항에 있어서,상기 산화실리콘을 화학기상증착방법으로 5000 ~ 8000Å의 두께로 증착하여 형성하는 반도체장치의 소자분리방법.
- 제 3 항에 있어서,상기 질화막 상의 상기 산화실리콘을 화학기계적 연마 방법 또는 에치 백 방법으로 제거하는 반도체장치의 소자분리방법.
- 제 1 항에 있어서,상기 필드산화막의 반도체기판 표면 보다 높게 형성된 부분을 습식 식각하여 평탄화하는 반도체장치의 소자분리방법.
- 제 1 항에 있어서,상기 질화막과 패드산화막을 순차적으로 제거한 후 상기 오목부를 포함하는 반도체기판 상에 식각정지막을 형성하는 공정을 더 구비하는 반도체장치의 소자분리방법.
- 제 9 항에 있어서,상기 식각정지막을 산화막으로 형성하는 반도체장치의 소자분리방법.
- 제 10 항에 있어서,상기 식각정지막을 HCl 또는 DCE(dichloroethylene)의 가스 분위기에서 100 ~ 200Å의 두께로 형성하는 반도체장치의 소자분리방법.
- 제 1 항에 있어서,상기 필라를 상기 필드산화막 및 식각정지막 상에 다결정실리콘을 증착한 후 상기 필드산화막 및 식각정지막이 노출될 때까지 에치 백하여 형성하는 반도체장치의 소자분리방법.
- 제 12 항에 있어서,상기 다결정실리콘을 4000 ~ 6000Å의 두께로 증착하여 형성하는 반도체장치의 소자분리방법.
- 제 11 항에 있어서,상기 필라 형성 후 게이트산화막을 형성하기 전에 상기 식각정지막을 제거하는 공정을 더 구비하는 반도체장치의 소자분리방법.
- 반도체기판 상의 필드영역이 노출되도록 활성영역에 패드산화막과 질화막을 형성하는 공정과,상기 반도체기판의 노출된 부분을 주위에 버드 빅이 형성되도록 열산화시켜서 필드산화막을 형성하는 공정과,상기 필드산화막의 반도체기판 표면 보다 높게 형성된 부분을 제거하여 평탄화함과 동시에 버즈 빅을 제거하여 오목부를 형성하는 공정과,상기 반도체기판 상에 잔류하는 질화막과 패드산화막을 순차적으로 제거하는 공정과,상기 오목부 내에 다결정실리콘을 채워 필라를 형성하는 공정과,상기 반도체기판의 노출된 부분에 게이트산화막을 형성함과 동시에 상기 오목부 내의 필라를 산화하여 활성영역과 필드영역 경계의 게이트산화막을 두껍게 하는 공정을 구비하는 반도체장치의 소자분리방법.
- 제 15 항에 있어서,상기 질화막과 패드산화막을 순차적으로 제거한 후 상기 오목부를 포함하는 반도체기판 상에 식각정지산화막을 형성하는 공정을 더 구비하는 반도체장치의 소자분리방법.
- 제 16 항에 있어서,상기 필라를 상기 필드산화막 및 식각정지산화막 상에 다결정실리콘을 증착한 후 상기 필드산화막 및 식각정지산화막이 노출될 때까지 에치 백하여 형성하는 반도체장치의 소자분리방법.
- 제 17 항에 있어서,상기 필라 형성 후 식각정지산화막의 노출된 부분을 제거하는 공정을 더 구비하는 반도체장치의 소자분리방법.
- 반도체 기판 상의 필드영역이 노출되도록 활성영역에 패드산화막과 질화막을 형성하는 공정과,상기 질화막을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 트렌치를 형성하는 단계와,상기 질화막 및 완충산화막 상에 상기 트렌치를 채우도록 산화실리콘을 증착하고 상기 질화막이 노출되도록 상기 산화실리콘을 제거하여 필드산화막을 형성하는 공정과,상기 필드산화막의 반도체기판 표면 보다 높게 형성된 부분을 제거하여 평탄화함과 동시에 상기 필드산화막의 주위에 오목부를 형성하는 공정과,상기 반도체기판 상에 잔류하는 질화막과 패드산화막을 순차적으로 제거하는 공정과,상기 오목부 내에 다결정실리콘을 채워 필라를 형성하는 공정과,상기 반도체기판의 노출된 부분에 게이트산화막을 형성함과 동시에 상기 오목부 내의 필라를 산화하여 활성영역과 필드영역 경계의 게이트산화막을 두껍게 하는 공정을 구비하는 반도체장치의 소자분리방법.
- 제 19 항에 있어서,상기 트렌치 형성시 내부의 손상된 표면에 완충산화막을 형성하는 공정을 더 구비하는 반도체장치의 소자분리방법.
- 제 19 항에 있어서,상기 질화막 상의 상기 산화실리콘을 화학기계적연마 방법 또는 에치 백 방법으로 제거하는 반도체장치의 소자분리방법.
- 제 19 항에 있어서,상기 질화막과 패드산화막을 순차적으로 제거한 후 상기 오목부를 포함하는 반도체기판 상에 식각정지산화막을 형성하는 공정을 더 구비하는 반도체장치의 소자분리방법.
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