KR20040001126A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

Abstract

본 발명은 LOCOS 형성시 버티컬한 질화막과 산화막 및 실리콘의 구조를 이용하여 질화막을 한층 더 증착하고 에치백 공정을 통해 질화막 사이드 월을 형성한 뒤 실리콘 기판을 약간 식각하여 필드 산화 공정시 액티브 영역에서 버즈빅 현상 발생을 억제함으로써 액티브 영역을 최대한 확보하기 위한 반도체 소자의 소자 분리막 형성 방법을 제공하는 것이다.

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING ISOLATION OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법 중 반도체 제작시 발생하는 버즈 빅(Bird's Beak) 현상을 방지하기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.

일반적으로, 반도체기판 상에 반도체소자, 예를 들어 트랜지스터 및 커패시터 등을 형성하기 위하여 기판에 소자분리막을 형성함으로써 전기적으로 통전이 가능한 활성영역(active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(isolation region)을 구분하고 있다.

이와 같이, 소자를 분리시키기 위한 소자 분리공정은 크게 LOCOS공정(Local Oxidation of Silicon)이 있으며, 또 상기LOCOS공정을 개선한 PBL(Poly Buffered LOCOS)공정 등이 있다. 일반적으로 LOCOS공정은 반도체기판에 패드산화막과 질화막을 마스킹공정으로 질화막을 식각하고 그 식각된 부위에 산화 공정을 실시하여 소자분리막을 형성하고, PBL 공정은 패드산화막과 질화막 사이에 버퍼역할을 하는 폴리실리콘막을 개재하여 소자분리막을 형성하는 것이다.

하지만, 최근의 반도체 기술은 소자의 고집적화 및 저전력화를 달성하기 위해 약 0.25㎛ 정도의 소자 분리 기술까지 요구함에 따라 이 LOCOS 공정을 이용한 소자 분리 방법으로는 한계가 있었다. 예컨대, 마스크 패턴인 패드산화막과 질화막의응력으로 인하여, 산화공정시 반도체기판에 결정결함이 발생하여 누설전류가 증가하고, 또한 장시간의 고온산화로 인하여 채널 저지이온의 측면확산 및 측면산화에 의해 소자의 전기적 특성을 저하시키는 원인으로 작용하는 버즈비크(bird'sbeak)가 발생하게 되었다.

이와 같은 LOCOS 방법의 한계로 인하여, 현재에는 미세한 좁은 부위에도 쉽게 소자분리할 수 있도록 좁은 폭과 깊은 깊이로 반도체기판 내에 트렌치(trench)를 형성하는 트렌치구조의 소자분리 공정이 사용되고 있으며, 이를 개선한 STI 공정(Shallow Trench Isolation) 또한 많이 사용되고 있다.

이 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 산화물질을 증착키고서 화학기계적 연마공정(chemical mechanical polishing: 이하 CMP공정이라 함)으로이 산화막의 불필요한 부분을 식각하므로 반도체기판에 소자분리막을 형성하는 것이다.

하지만, 이 경우에도 트렌치 상단부분의 모서리 에지에 소자 동작시 전기장이 집중되는 전계집중 현상이 발생하게 되어 소자 동작시 이 부분으로 누설 전류가 증가하게 된다.

그러므로, 상술한 LOCOS 내지 트렌치 공정으로는 SOI(Silicon On Insulator) 웨이퍼에서 구현하는 반도체장치의 저전력화및 고속 동작을 달성하는데 어려움이 있었다.

상기와 같은 문제점을 해결하기 위한 본 발명은 LOCOS 형성시 버티컬한 질화막과 산화막 및 실리콘의 구조를 이용하여 질화막을 한층 더 증착하고 에치백 공정을 통해 질화막 사이드 월을 형성한 뒤 실리콘 기판을 약간 식각하여 필드 산화 공정시 액티브 영역에서 버즈빅 현상 발생을 억제함으로써 액티브 영역을 최대한 확보하기 위한 반도체 소자의 소자 분리막 형성 방법을 제공하는 것이다.

도1a 내지 도1e는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 실리콘 기판 11 : 표면 산화막

12 : 제 1 질화막 13 : 포토레지스트 패턴

14 : 제 2 질화막 15 : 사이드월 스페이서

16 : 식각된 기판 17 : 소자 분리막

상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 표면 산화 공정을 통해 산화막을 형성하는 단계와, 상기 산화막 상부에 제 1 질화막을 순차적으로 증착하고 제 1 질화막 상부에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 이용하여 산화막 및 제 1 질화막을 패터닝 하는 단계와, 상기 포토레지스터 패턴을 제거한 후 제 2 질화막을 증착하는 단계와, 상기 2 질화막을 에치백하여 사이드월 스페이서를 형성하는 단계와, 상기 실리콘 기판을 식각한 후 식각된 기판 하부에 LOCOS 산화 공정을 실시하여 LOCOS형 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리 공정에 관한 것이다.

상기 식각되는 실리콘 기판의 두께는 1000~1500Å인 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도1a 내지 도21는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 단면도들이다.

먼저, 도1a에 도시된 바와 같이 실리콘 기판(10) 상에 표면 산화 공정을 통해 산화막(11)을 형성한 후 제 1 질화막(12)을 순차적으로 증착하고 제 1 질화막(12) 상부에 포토레지스트 패턴(13)을 형성한 후 이를 이용하여 산화막(11)및 제 1 질화막(12)을 패터닝 한다.

이어서, 도1b에 도시된 바와 같이 포토레지스터 패턴(13)을 제거한 후 제 2 질화막(14)을 증착한 후 도1c에 도시된 바와 같이 제 2 질화막(14)을 에치백하여 사이드월 스페이서(14)를 형성한다.

그런 다음, 도1d에 도시된 바와 같이 실리콘 기판을 1000~1500Å 의 두께를 바람직하게는 1000Å의 두께를 정도 식각한 후 도1e에 도시된 바와 같이 식각된 기판(16) 하부에 LOCOS 산화 공정을 실시하여 LOCOS형 소자 분리막(17)을 형성한다.

이와 같이 본 발명은 버즈 빅(Bird's Beak)이 발생하는 위치를 액티브 영역에 영향을 주지 않는 사이드월 스페이서와 실리콘 기판 사이에 발생하도록 함으로써 액티브 영역을 확보하고, 실리콘 기판을 얕게 식각한후 필드를 형성함으로써 액티브와 필드간의 단차를 줄일 수 있었다.

상기한 바와 같이 본 발명은 액티브 영역에서 발생할 버즈 빅을 사이드월 스페이서에서 발생하게 함으로써 네로우 액티브(Narrow Active) 형성에 효과적이고, LOCOS 필드의 폭을 줄임으로써 칩 내에 많은 공간을 확보할 수 있으며 LOCOS 필드가 위쪽 보다 아래쪽에 많이 형성되므로 LOCOS 폭이 작아지더라도 필드 아래로 발생하는 정션 파괴 전압에도 강한 이점이 있다.

또한, 액티브와 필드의 단차가 적으므로 메탈과 콘택 형성시 과다 식각 없이 모든 영역의 콘택 형성에 효율적인 이점이 있다.

Claims (2)

1. 실리콘 기판 상에 표면 산화 공정을 통해 산화막을 형성하는 단계와,

   상기 산화막 상부에 제 1 질화막을 순차적으로 증착하고 제 1 질화막 상부에 포토레지스트 패턴을 형성하는 단계와,

   상기 포토레지스트 패턴을 이용하여 산화막 및 제 1 질화막을 패터닝 하는 단계와,

   상기 포토레지스터 패턴을 제거한 후 제 2 질화막을 증착하는 단계와,

   상기 2 질화막을 에치백하여 사이드월 스페이서를 형성하는 단계와,

   상기 실리콘 기판을 식각한 후 식각된 기판 하부에 LOCOS 산화 공정을 실시하여 LOCOS형 소자 분리막을 형성하는 단계,

   를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리 공정.
2. 제 1항에 있어서, 상기 식각되는 실리콘 기판의 두께는 1000~1500Å인 것을 특징으로 하는 반도체 소자의 소자분리 공정.