KR100580042B1

KR100580042B1 - 화학기계적 연마 공정시 디싱방지 방법

Info

Publication number: KR100580042B1
Application number: KR1020040114995A
Authority: KR
Inventors: 이양원
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2004-12-29
Filing date: 2004-12-29
Publication date: 2006-05-12

Abstract

본 발명은 화학기계적 연마 공정시 디싱 방지 방법에 관한 것으로, 보다 자세하게는 STI(Shallow Trench Isolation) 형성 공정 중 화학기계적 연마(chemical mechanical polishing, 이하 CMP)시 발생하는 디싱(dishing) 현상을 방지하는 것이다.

본 발명의 화학기계적 연마 공정시 디싱방지 방법은 트렌치 영역 상부의 잔류 라이너 질화막을 끝점으로 1차 STI CMP를 진행하고, 추후 상기 잔류 라이너 질화막을 제거하고 2차 STI CMP를 진행함으로써, 디싱 현상을 방지하여 미세 선폭을 요구하는 반도체 소자의 패턴 마진을 확보할 수 있고 불량율을 최소화하여 궁극적으로 수율을 향상시킨다.

STI, CMP, 디싱.

Description

화학기계적 연마 공정시 디싱방지 방법{Method for preventing dishing during a chemical mechanical polishing process}

도 1a 내지 도 1d는 종래기술에 따른 디싱 방지 방법을 나타낸 공정단면도.

도 2a 내지 도 2i는 본 발명에 따른 디싱 방지 방법을 나타낸 공정단면도.

본 발명은 화학기계적 연마 공정시 디싱방지 방법에 관한 것으로, 보다 자세하게는 얕은 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI) 형성 공정 중 화학기계적 연마(chemical mechanical polishing, 이하 CMP)시 발생하는 디싱(dishing) 현상을 방지하는 것이다.

STI CMP에 있어서, 트렌치를 채우는 프로파일(STI Fill Profile)과 트렌치 상부 주변 영역에 형성된 산화막 및 질화막과의 식각선택비에 의해 필드 영역, 특히 상대적으로 넓은 필드 영역에서는 STI Fill 산화막이 움푹 들어가는 형태의 디싱 현상이 발생한다.

상기 디싱 현상을 방지하는 종래기술로는 CMP 슬러리의 화학적 조성물을 조정하는 방법, CMP 버퍼막을 형성하여 식각율 차이를 이용하여 트렌치 상부가 움푹들어가는 디싱 현상을 방지하는 방법 등이 있었다.

도 1a 내지 도 1d는 상기 CMP 버퍼막을 형성하여 디싱을 방지하는 것에 관한 종래기술의 일예를 나타낸 단면도이다.

도 1a을 보면, 실리콘 기판(11) 상에 패드산화막(12)을 형성하고, 상기 패드산화막(12) 상에 기판 트렌치 식각시의 식각 장벽으로 이용하면서 트렌치 매립 산화막 CMP시의 버퍼막으로 이용하기 위해 각각 500Å∼700Å 및 700Å∼900Å, 바람직하게 각각 600Å 및 800Å의 두께로 패드질화막(13)과 폴리실리콘막(14)을 차례로 증착한다. 이때, 상기 패드질화막(13)은 종래 보다 낮은 두께로 증착하며, 폴리실리콘막(14)은 감소된 패드질화막(13) 두께에 해당하는 두께로 증착한다.

여기서, 상기 패드질화막(13)은 트렌치 매립 산화막의 CMP시 산화막에 비해 느린 연마 속도를 갖는 반면, 상기 폴리실리콘막(14)은 산화막에 비해 빠른 연마 속도를 갖는다.

계속해서, 폴리실리콘막(14)과 패드질화막(13) 및 패드산화막(12)을 패터닝하여 필드 영역에 해당하는 기판 부분을 노출시키고, 노출된 기판 필드 영역을 소정 깊이 식각하여 트렌치를 형성한다. 다음, 트렌치를 완전 매립하도록 기판 결과물 상에 산화막, 예컨데, HDP(High Density Plasma)-산화막(15)을 증착한다.

도 1b를 보면, 상기 폴리실리콘막(14)이 노출될 때까지 상기 HDP-산화막을 CMP하고, 이를 통해, 트렌치형의 소자분리막(15a)를 형성한다. 이때, 상기 폴리실 리콘막(14)은 HDP-산화막, 즉, 산화막에 비해 CMP시의 제거 속도가 빠르므로 소자분리막(15a)의 표면은 종래의 그것과는 달리 오히려 중심부가 가장자리 보다 높은 형태가 된다.

도 1c를 보면, HDP-산화막의 CMP시에 연마정지층으로 이용된 폴리실리콘막을 식각 제거한다. 이때, 상기 폴리실리콘막의 제거로 인해 소자분리막(15a)의 중심부 높이는 가자장리에 비해 더욱 높아지게 된다.

도 1d를 참조하면, 공지의 공정에 따라 패드질화막을 제거한다. 다음, 기판 결과물에 대해 세정 공정을 수행하여 패드산화막을 포함한 이물질 등을 제거하고, 이 결과로서, 소자분리막(15a)의 형성을 완성한다. 여기서, 산화막의 제거 속도가 질화막의 그것 보다 빠른 것과 관련해서 패드질화막의 제거시 소자분리막의 중심부 높이가 가장자리 보다 낮아지는 것이 일반적이지만, 본 발명의 경우 이전 공정 단계에서 소자분리막의 중심부 높이를 가장자리 보다 높게 유지시켰기 때문에 패드질화막의 제거시 소자분리막의 중심부 높이가 가장자리 보다 상대적으로 낮아지는 현상을 방지할 수 있다. 따라서, CMP 버퍼막의 변경을 통해 소자분리막 표면에서의 디싱 발생을 방지할 수 있다는 것이다.

그러나, 상기 언급한 슬러리의 화학적 조성물 조정 방법은 산화막의 연마율을 저하시키는 작용제, pH 농도가 3이하인 슬러리 등을 사용함으로써, 완벽한 세정공정이 진행되지 않는다면, 누설 전류를 발생할 수 있는 요인 및 소자를 이루는 각 층의 불균일 현상 등을 야기시킨다. 또한, 상기 설명된 CMP 버퍼막을 형성하는 방법은 버퍼막으로 사용되는 폴리실리콘막 등의 증착 두께를 정확히 유지시켜야 하는 문제점이 발생하는 바, 버퍼막의 불균일한 증착 두께가 오히려 디싱 현상보다 심한 악영향을 미칠 수 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, STI 형성 공정 중 CMP 시 트렌치 영역 상부에 포토레지스트를 형성하여 디싱(dishing) 현상을 방지하는 화학기계적 연마 공정시 디싱방지 방법을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 STI 공정중 트렌치가 형성되고 트렌치 상부 주변 영역에 질화막이 남아 있는 반도체 기판에 있어서, 상기 기판에 산화막, 라이너 질화막, PR을 순차적으로 형성하는 단계; 상기 트렌치 영역 상부의 PR은 남기고 주변 PR을 제거하는 단계; 상기 잔류 PR을 마스크로 하여 그 하부의 라이너 질화막은 남기고 주변 라이너 질화막을 제거하는 단계; 상기 잔류 라이너 질화막을 끝점으로 1차 CMP를 진행하는 단계; 상기 잔류 라이너 질화막을 제거하는 단계; 및 상기 트렌치 상부 주변 영역의 질화막을 끝점으로 2차 CMP를 진행하는 단계를 포함하여 이루어짐을 특징으로 하는 화학기계적 연마 공정시 디싱방지 방법에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설 명에 의해 보다 명확하게 이해될 것이다.

도 2a 내지 도 2i는 본 발명에 따른 화학기계적 연마 공정시 디싱방지 방법을 나타낸 공정단면도이다.

도 2a는 STI 공정중 트렌치가 형성되고 트렌치 상부 주변 영역에 질화막(21)이 남아 있는 상태에서 STI Fill을 진행한 것이다. STI 트렌치를 채우는 산화막(22)으로는 NSG(Non-doped Silicate Glass)를 사용할 수 있다.

이 후, 도 2b에서 볼 수 있는 바와 같이, 상기 산화막(22) 상부에 라이너 질화막(23)을 형성한다. 이는 STI 라이너 질화막(23)을 증착하는 것으로써, Si₃N₄를 사용할 수 있다. 이 후, 도 2c에서 볼 수 있는 바와 같이, 상기 질화막(23) 상부에 포토레지스트(Photo-Resist, 이하 PR, 24)를 형성한다.

이 후, 도 2d에서 볼 수 있는 바와 같이, 트렌치 영역 상부의 PR(24)은 남기고 주변 영역의 PR을 제거한다. 또한, 도 2e에서 볼 수 있는 바와 같이, 남겨진 PR(24) 하부의 라이너 질화막(23)은 남기고 주변의 라이너 질화막을 제거한다. 상기 남겨진 라이너 질화막(23)의 마스크로는 상기 남겨진 PR이 사용되었음은 자명하다.

이 후, 도 2f에서 볼 수 있는 바와 같이, 상기 잔류 PR(24)을 제거한다. 결과적으로 트렌치 영역 상부의 라이너 질화막(23)만이 남겨지게 되는 것이다.

이 후, 도 2g에서 볼 수 있는 바와 같이, 트렌치 영역 상부의 잔류 라이너 질화막(23)을 끝점으로 1차 STI CMP를 진행하여 상기 잔류 라이너 질화막(23)보다 상부에 있던 산화막(22)을 제거한다. 이 때, 트렌치 영역 상부의 상기 잔류 라이너질화막(23)의 존재로 인해 디싱 현상을 방지하는 것이다.

이 후, 도 2h에서 볼 수 있는 바와 같이, 상기 트렌치 영역 상부의 잔류 라이너 질화막(23)을 제거하고, 도 2i와 같이, 트렌치 영역 상부 주변의 질화막을 끝점으로 2차 STI CMP를 진행한다.

상기 본 발명의 실시예에 따른 설명 중 PR을 제거하고 라이너 질화막을 제거하는 등의 공정은 공지된 각종 식각공정 등을 통해 실시됨은 자명하다.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

따라서, 본 발명의 화학기계적 연마 공정시 디싱방지 방법은 트렌치 영역 상부의 잔류 라이너 질화막을 끝점으로 1차 STI CMP를 진행하고, 추후 상기 잔류 라이너 질화막을 제거하고 2차 STI CMP를 진행함으로써, 디싱 현상을 방지하여 미세 선폭을 요구하는 반도체 소자의 패턴 마진을 확보할 수 있고 불량율을 최소화하여 궁극적으로 수율을 향상시킨다.

Claims

STI 공정중 트렌치가 형성되고 트렌치 상부 주변 영역에 질화막이 남아 있는 반도체 기판에 있어서,

상기 기판에 산화막, 라이너 질화막, PR을 순차적으로 형성하는 단계;

상기 트렌치 영역 상부의 PR은 남기고 주변 PR을 제거하는 단계;

상기 잔류 PR을 마스크로 하여 그 하부의 라이너 질화막은 남기고 주변 라이너 질화막을 제거하는 단계;

상기 잔류 라이너 질화막을 끝점으로 1차 CMP를 진행하는 단계;

상기 잔류 라이너 질화막을 제거하는 단계; 및

상기 트렌치 상부 주변 영역의 질화막을 끝점으로 2차 CMP를 진행하는 단계

를 포함하여 이루어짐을 특징으로 하는 화학기계적 연마 공정시 디싱방지 방법.
제 1 항에 있어서,

상기 산화막은 NSG임을 특징으로 하는 화학기계적 연마 공정시 디싱방지 방법.
제 1 항에 있어서,

상기 트렌치 상부 주변 영역의 질화막 및 상기 라이너 질화막은 Si₃N₄임을 특징으로 하는 화학기계적 연마 공정시 디싱방지 방법.