KR100588645B1 - 반도체 장치의 소자 분리막 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 장치의 소자 분리막 제조 방법은, 반도체 기판 상에 패드 산화막, 제 1 연마 저지막을 형성하는 단계와, 제 1 연마 저지막의 상부에 상기 제 1 연마 저지막보다 얇은 두께를 갖는 금속으로된 제 2 연마 저지막을 순차 형성하는 단계와, 제 2 연마 저지막, 제 1 연마 저지막 및 패드 산화막을 패터닝하여 반도체 기판의 소정 영역을 노출시키는 단계와, 소정 영역이 노출된 반도체 기판을 식각하여 소정 깊이를 갖는 트렌치를 형성하는 단계와, 트렌치가 매립되도록 기판 전면에 절연막을 형성하는 단계와, 제 2 연마 저지막이 상부 표면이 노출되도록 상기 절연막을 화학-기계적 폴리싱하는 단계와, 제 2 연마 저지막을 제거하는 단계와, 결과물에서 패드 산화막 및 제 1 연마 저지막을 제거하여 소자 분리막을 형성하는 단계를 포함한다.
이와 같이, 본 발명은 소자 분리막을 형성하기 위한 절연막과 폴리싱률의 차이가 큰 금속물질로 이루어진 저지막을 형성함으로써, 소자분리막이 디슁되는 현상을 방지하여 반도체 소자의 성능을 향상시킬 수 있을뿐만 아니라 이후 공정인 게이트 사진 공정 마진을 확보할 수 있다.
Description
도 1a 내지 도 1b는 종래 기술에 따른 반도체 장치의 소자 분리막 제조 과정을 도시한 공정 단면도이고,
도 2a 내지 도 2d는 본 발명에 따른 반도체 장치의 소자 분리막 제조 과정을 도시한 공정 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 패드 산화막
104 : 제 1 식각 저지막 106 : 제 2 식각 저지막
108 : 절연막 110 : 소자 분리막
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 장치의 트렌치 소자 분리 방법에 관한 것이다.
최근에는 반도체 장치의 고집적화 추세에 따라 미세화 기술 중의 하나인 소자 분리 기술의 연구 개발이 활발하게 진행되고 있다. 소자 분리 영역을 형성하는 것은 모든 제조 공정 단계에 있어서 초기 단계의 공정으로서 활성 영역의 크기 및 후공정 단계의 공정 마진을 좌우하게 된다. 소자 분리 영역 형성 방법 중에서 특히, 트렌치 소자 분리 방법은 실리콘 기판의 소자 분리 부분을 식각하여 트렌치를 형성한 후 트렌치 내에 절연 물질을 채움으로써 소자를 분리하는 벙법을 말한다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 장치의 트렌치 소자 분리 방법을 설명하기로 한다. 도 1a 내지 도 1b는 종래 기술에 의한 반도체 장치의 트렌치 소자 분리 과정을 설명하기 위한 공정 단면도이다.
종래의 트렌치 소자 분리 방법은, 도 1a에 도시된 바와 같이, 반도체 기판(10)에 패드 산화막(12)과 식각 저지막(14)을 순차적으로 증착한 후 사진 및 시각 공정을 거쳐서 식각 저지막(14) 및 패드 산화막(12)을 식각하며, 식각된 식각 저지막(14) 및 패드 산화막(12)을 패턴 마스트로 하여 반도체 기판(10)을 소정 깊이 만큼 식각함으로써 트렌치(T)를 형성한 후 트렌치(T)가 완전히 매립되도록 절연막(16)을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 절연막(16)과 식각 저지막(14)의 선택비가 높은 슬러리를 사용하여 식각 저지막(14)의 표면이 드러날 때까지 화학-기계적 폴리싱(CMP : Chemical Mechanical Polishing)을 진행한 후 패드 산화막(12)과 식각 저지막(14)을 제거함으로써, 반도체 기판(10)에 소자 분리막(18)을 형성한다.
그러나, 종래의 트렌치 소자 분리 방법은 칩 내부의 패턴 밀도 차이와 필드 영역에서의 디싱(dishing) 현상으로 인하여 소자 분리막(18)의 높이가 반도체 기판(10)의 표면보다 낮아지기 때문에 이후 공정인 게이트 포토 공정 진행 시 공정 마진의 확보가 어려울 뿐만 아니라 반도체 소자의 특성을 악화시키는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 소자 분리막을 형성하기 위한 절연막과 폴리싱률의 차이가 큰 금속물질로 이루어진 저지막을 형성함으로써, 소자분리막이 디슁되는 현상을 방지하여 반도체 소자의 성능을 향상시킬 수 있을 뿐만 아니라 이후 공정인 게이트 사진 공정 마진을 확보할 수 있는 반도체 장치의 소자 분리막 제조 방법을 제공하고자 한다.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 패드 산화막, 제 1 연마 저지막을 형성하는 단계와, 상기 제 1 연마 저지막의 상부에 상기 제 1 연마 저지막보다 얇은 두께를 갖는 금속으로된 제 2 연마 저지막을 순차 형성하는 단계와, 상기 제 2 연마 저지막, 제 1 연마 저지막 및 패드 산화막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 단계와, 상기 소정 영역이 노출된 반도체 기판을 식각하여 소정 깊이를 갖는 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 상기 기판 전면에 절연막을 형성하는 단계와, 상기 제 2 연마 저지막이 상부 표면이 노출되도록 상기 절연막을 화학-기계적 폴리싱하는 단계와, 상기 제 2 연마 저지막을 제거하는 단계와, 상기 결과물에서 패드 산화막 및 제 1 연마 저지막을 제거하여 소자 분리막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예에 대하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 장치의 소자 분리막 형성 과정을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상에 패드 산화막(102), 실리콘 질화막으로 이루어진 제 1 식각 저지막(104) 및 제 2 식각 저지막(106)을 순차적으로 형성한 후 패드 산화막(102), 제 1, 2 식각 저지막(104, 106)을 패터닝하여 반도체 기판(100)의 소정 영역을 노출시키며, 노출된 반도체 기판(100)을 식각하여 소정 깊을 갖는 트렌치(T')을 형성한다. 여기서, 제 2 식각 저지막(106)은 소자 분리막을 형성하기 위해 증착되는 절연막과의 폴리싱 선택비가 큰 알루미늄 또는 구리와 같은 금속물질로 이루어져 있으며, 제 1 식각 저지막(104)의 두께보다 얇은 두께로 증착된다.
도 2b에 도시된 바와 같이, 트렌치(T')가 완전히 매립되도록 절연막(108)을 증착한 후, 도 2c에 도시된 바와 같이, 제 2 식각 저지막(106)이 노출되도록 절연막(108)을 화학-기계적 폴리싱하여 소자 분리막(110)을 형성한다. 즉, 제 2 식각 저지막(106)을 엔드 포인트로 하여 화학-기계적 폴리싱을 수행한다. 이러한 화학-기계적 폴리싱에서는 제 2 식각 저지막(106)과 절연막(108)간의 폴리싱률의 차이로 인하여 제 2 식각 저지막(106)에 수평한 위치까지만 절연막(108)이 제거된다.
그런 다음, 도 2d에 도시된 바와 같이, 제 1 식각 저지막(104)이 드러나도록 제 2 식각 저지막(106)을 제거한 후 습식 식각으로 제 1 식각 저지막(104) 및 패드 산화막(102)을 제거함으로써, 반도체 기판(100)의 상부 일정영역에 반도체 기판(100)보다 높게 형성된 소자 분리막(110)을 형성할 수 있다.
여기서, 제 2 식각 저지막(106)을 제거하는 방법은 화학-기계적 폴리싱을 이용하는 것으로, 제 2 식각 저지막(106)과 트렌치(T')에 매립된 절연막(108)간의 폴리싱률이 매우 차이가 나도록하는 연마제, 즉, 절연막(108)에 비해 제 2 식각 저지막(106)의 폴리싱률이 빠른 연마제를 사용하여 제 2 식각 저지막(106)을 화학-기계적 폴리싱으로 제거한다. 즉, 폴리싱률의 차이로 인하여 제 2 식각 저지막(106)이 제거되는 동안 제 2 식각 저지막(106)과 절연막(108)간의 폴리싱률의 차이로 인하여 트렌치(T')에 매립된 절연막(108)은 제거되지 않고 그 모양을 유지할 수 있다.
제 2 식각 저지막(106)을 제거하는 다른 방법으로는 플라즈마 식각이나 습식 식각을 이용하여 제 2 식각 저지막(106)을 제거할 수 있다.
이상 설명한 바와 같이, 본 발명은 소자 분리막을 형성하기 위한 절연막과 폴리싱률의 차이가 큰 금속물질로 이루어진 저지막을 형성함으로써, 소자분리막이 디슁되는 현상을 방지하여 반도체 소자의 성능을 향상시킬 수 있을뿐만 아니라 이후 공정인 게이트 사진 공정 마진을 확보할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (5)
- 반도체 기판 상에 패드 산화막, 제 1 연마 저지막을 형성하는 단계와,상기 제 1 연마 저지막의 상부에 상기 제 1 연마 저지막보다 얇은 두께를 갖는 금속으로된 제 2 연마 저지막을 순차 형성하는 단계와,상기 제 2 연마 저지막, 제 1 연마 저지막 및 패드 산화막을 패터닝하여 상기 반도체 기판의 소정 영역을 노출시키는 단계와,상기 소정 영역이 노출된 반도체 기판을 식각하여 소정 깊이를 갖는 트렌치를 형성하는 단계와,상기 트렌치가 매립되도록 상기 기판 전면에 절연막을 형성하는 단계와,상기 제 2 연마 저지막이 상부 표면이 노출되도록 상기 절연막을 화학-기계적 폴리싱하는 단계와,상기 제 2 연마 저지막을 제거하는 단계와,상기 결과물에서 패드 산화막 및 제 1 연마 저지막을 제거하여 소자 분리막을 형성하는 단계를포함하는 반도체 장치의 소자 분리막 제조 방법
- 제 1 항에 있어서,상기 제 2 연마 저지막은, 상기 절연막과의 폴리싱 선택비가 큰 금속물질인 것을 특징으로 하는 반도체 장치의 소자 분리막 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 연마 저지막을 제거하는 단계는, 플라즈마 식각, 습식 식각 또는 화학-기계적 폴리싱에 의해서 수행되는 것을 특징으로 하는 반도체 장치의 소자 분리막 제조 방법.
- 제 3 항에 있어서,상기 제 2 연마 저지막을 제거하기 위한 화학-기계적 폴리싱은, 상기 절연막에 비해 상기 제 2 연마 저지막의 폴리싱률이 빠른 연마제를 사용하는 것을 특징으로 하는 반도체 장치의 소자 분리막 제조 방법.
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