KR101004805B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 액티브 에지부의 모트에 기인한 험프 현상등 소자 특성 열화를 방지하기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 상기 소자 분리막 형성 방법은 실리콘 기판 상의 버퍼 산화막 및 나이트라이드막에 대한 오버 식각 공정을 진행하여 필드 영역의 실리콘 기판을 소정 깊이로 식각하는 단계와, 상기 나이트라이드막 하부의 버퍼 산화막을 습식 식각 용액을 이용하여 일부 제거하는 단계와, 상기 실리콘 기판에 열산화막을 형성하는 단계와, 상기 열산화막 및 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치가 매립되도록 필드 산화막을 증착한 후 평탄화 공정을 진행하는 단계와, 상기 나이트라이드막을 식각 공정으로 제거하는 단계를 포함하여 구성된다.
모트, 험프, 특성 열화, 식각비, 열산화막
Description
도 1a 내지 1f는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 공정을 도시한 단면도들이다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 201 : 버퍼 산화막
202 : 나이트라이드막 203 : 열산화막
204 : 트렌치 205 : 필드 산화막
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 보다 상세 하게는 필드 산화막의 손실에 의한 모트 발생으로 나타나는 험프 현상을 방지함으로써 소자의 동작의 신뢰성을 확보할 수 있도록 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
소자 분리 공정은 크게 반도체 기판에 패드 산화막과 질화막을 형성한 후 마스크 공정으로 질화막을 식각하고 그 식각된 부위에 산화 공정을 진행하여 소자분리막을 형성하는 LOCOS(Local Oxidation of Silicon) 공정과, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서 이 트렌치에 산화 물질을 증착시키고 CMP 공정을 통해 산화막의 불필요한 부분을 식각하여 소자 분리막을 형성하는 STI(Shallow Trench Isolation) 공정이 있다.
LOCOS 공정은 장시간 고온 산화로 인하여 채널저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적인 특성을 저하시키는 원인으로 작용하는 버즈 빅(Bird's Beak)이 발생하여 약 0.25㎛ 이하의 공정에는 한계가 있다. 또한 소자 분리막의 깊이를 늘릴때는 과도한 스트레스가 발생하고 평탄성이 좋지 않아 특성을 저하시키는 문제점을 갖고 있다.
LOCOS의 이러한 문제점을 해결하기 위해 현재 0.25㎛ 이하의 미세 공정에서는 소자 분리 형성 방법으로 STI(Shallow Trench Isolation) 공정이 많이 사용되고 있다. 다만 상기 STI 공정 적용시에는 LOCOS의 단점인 버즈 빅은 발생하지 않고 절연 특성이 우수하지만, 탑 코너(Top Corner) 및 바텀 코너(Bottom Coener)에 스트레스가 집중되어 소자 특성이 저하되는 문제점이 있다.
또한, 트렌치의 탑코너에서의 에지 모트의 발생으로 소자의 비정상적 동작을 유발하는 험프(HUMP), INWE 현상이 발생하는데 험프 현상은 액티브 코너에서 전기장의 집중으로 인해 생기는 현상이고, INWE(Inverse Narrow Width Effect)는 트랜지스터의 폭이 감소함에 따라 문턱 전압이 변화하는 현상이다.
이에 따라 현재 코너 라운딩을 개선하는 방안으로 STI (Shallow Trench Isolation) 식각시 탑 코너 라운딩을 하거나 CMP 후에 HDP 산화막의 밀도를 증가시키기 위한 어닐 공정을 통한 코너 라운딩 방법 등이 이용되고 있으나, 이러한 방법에 의해서도 STI의 탑코너에서 발생하는 에지 모트(Edge Moat)를 억제할 수 없는 문제점이 있었다.
이하 예시된 도면을 참조하여 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법의 문제점을 설명하면 다음과 같다.
도 1a 내지 1f는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 공정을 도시한 단면도들이다.
먼저, 도 1a에 도시한 바와 같이, 후속 공정에서의 증착되는 막과 실리콘 기판(100)과의 완충막 역할을 하는 패드 산화막(101)을 실리콘 기판(100) 상에 증착한 후, 그 상부에 패드 질화막(102)을 증착한다.
이어서, 도 1b에 도시한 바와 같이, 트렌치 식각용 하드 마스크 패턴을 형성하기 위하여 패드 질화막(102) 상부에 포토레지스트(103)를 도포한 후, 패터닝 공정을 실시한다. 그리고 나서, CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 패드 질화막(102)을 건식 식각한다. 그리고 나서, 패터닝된 패드 질화막(102)을 하드 마스크로 이용하여 실리콘 기판(100)에 대한 식각을 진행하여, 실리콘 기판(100) 내의 소정 영역에 트렌치(A)를 형성한다. 이때, STI 건식 식각은 Cl2/O2/Ar 가스의 조합으로 활성화된 플라즈마로 건식 식각을 진행한다.
상기 트렌치(A)를 형성한 후에 도 1c에 도시한 바와 같이, 포토레지스트(103)를 제거하고 트렌치(A) 내부가 충분히 매립되도록 필드 산화막(104)을 증착한 다. 이때, 상기의 필드 산화막(104)은 갭필링 특성이 좋은 물질을 이용하되, 바람직하게는 화학 기상 증착법(high density plasma chemical vapoer deposition; HDP CVD)을 이용한 HDP 산화막을 이용한다.
다음 단계로, 도 1d에 도시한 바와 같이, 트렌치(A) 내부에 매립된 상기 필드 산화막(104)에 대하여 상기 패드 질화막(102)을 정지막으로 이용한 화학적 기계적 연마(chemical mechanical polishing; CMP)를 통하여 평탄화를 시킨다.
그런 다음 도 1e에 도시한 바와 같이, H3PO4와 같은 식각액을 사용하여 남겨진 패드 질화막(102)을 제거한다. 이 경우 H3PO4는 산화막과의 선택비가 우수한 특성을 보이기 때문에 소자 분리막인 필드 산화막(104)과 패드 산화막(101)은 약간만이 제거되게 된다.
전술한 바와 같이 STI를 형성하기 위한 공정을 수행하고 나면, 습식 식각 용액을 이용하여 패드 질화막(102)을 제거하게 되는데, 이때, 액티브의 에지 부분에서 필드 산화막이 많이 손실되어 액티브 에지 부분이 침식되는 에지 모트(edge moat : B)가 발생하게 된다.
이와 같이 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법에 의하면, 소자 분리막 형성후 패드 질화막 제거 공정시에 습식 식각액에 대한 식각 속도가 빠른 필드 산화막이 일부 손실되어 액티브 에지에 모트가 발생하게 된다. 이에 따라 소자 특성상 험프(hump) 및 INWE(inverse narrow width effect)가 발생하여 소자의 비정상적인 동작을 유발하여 트랜지스터의 특성을 열화시키는 문제점이 존재하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명은 STI 공정시 로코스(LOCOS) 공정의 일부인 열산화막 형성 공정을 적용하여 액티브 에지부에 세정 용액 및 나이트라이드 식각액에 대해 식각 속도가 느린 열산화막을 형성함으로써, 식각 공정 또는 세정 공정에 의한 침식 현상을 방지하여 트랜지스터의 전기적 특성 열화를 방지할 수 있도록 하는 반도체 소자의 소자 분리막 형성 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상의 버퍼 산화막 및 나이트라이드막에 대한 오버 식각 공정을 진행하여 필드 영역의 실리콘 기판을 소정 깊이로 식각하는 단계와, 상기 나이트라이드막 하부의 버퍼 산화막을 습식 식각 용액을 이용하여 일부 제거하는 단계와, 상기 실리콘 기판에 열산화막을 형성하는 단계와, 상기 열산화막 및 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성 하는 단계와, 상기 트렌치가 매립되도록 필드 산화막을 증착한 후 평탄화 공정을 진행하는 단계와, 상기 나이트라이드막을 식각 공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
이와 같은 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에 따르면, 액티브 에지부에 식각 속도가 느린 열산화막을 형성하여 후속 식각 및 세정 공정에 의한 침식 현상을 방지함으로써, 모트(Moat)에 의한 소자 특성 열화를 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정 단면도들이다.
우선 도2a에 도시된 바와 같이 실리콘 기판(200) 상에 소정의 습식 산화 공정으로 버퍼 산화막(201)을 100~200Å의 두께로 형성하고, 버퍼 산화막 상부에 나이트라이드막(202)을 증착한다. 이때, 상기 버퍼 산화막(201)은 후속 식각 및 세정 공정시의 침식 현상을 방지하기 위하여 충분한 두께를 확보하되, 너무 두껍게 형성될 경우 나이트라이드막과의 들뜸 현상이 발생할 수 있으므로 너무 두껍게 형성하지 않는 것이 바람직하다.
그리고 나서 소정의 감광막 패턴(PR)을 이용하여 상기 나이트라이드막(202) 및 버퍼 산화막(201)에 대한 식각 공정을 진행하되, 실리콘 기판이 200~400Å 정도 식각 되도록 오버 식각 공정을 진행한다.
이어서, 도2b에 도시된 바와 같이 습식 식각 공정을 진행하여 상기 나이트라이드막(202) 하부의 버퍼 산화막(201)을 일부 제거한다.
그런 다음, 도2c에 도시된 바와 같이 열산화 공정을 진행하여 500~1000Å 산화막(203)이 형성되도록 하되, 상기 열산화 공정은 H2O를 포함하는 습식 열산화 공정으로 진행하거나, O2를 포함하는 건식 열산화 공정으로 진행한다.
상기 열산화 공정을 진행한 후에 도2d에 도시된 바와 같이 상기 나이트라이드막(202)을 베리어막으로 이용하여 필드 영역의 열산화막(203)과 실리콘 기판을 소정 깊이로 식각하여 트렌치(204)를 형성한다.
이어서, 도2e에 도시된 바와 같이 상기 트렌치(204)가 매립되도록 필드 산화막(205)을 증착하고 상기 나이트라이드막(202)과 열산화막(203)이 드러나도록 평탄화 공정을 진행한다. 이때, 상기 필드 산화막(205)은 갭필 특성이 HDP(High density plasma) 산화막 또는 TEOS(Tetra ethyl ortho silicate)를 사용한다.
그후, 상기 나이트라이드막(202)을 인산 용액을 이용한 습식 식각 공정으로 제거하면 도2f에 도시된 바와 같이 소자 분리막 액티브의 에지부에 열산화막(203)이 남아 있게되어, 식각 속도가 느린 열산화막에 의해 후속 세정 공정시 액티브 에지부의 침식 현상을 최소화할 수 있게된다.
이와 같은 본 발명에 의한 소자 분리막 형성 방법에 의하면, 나이트라이드 스페이서를 이용하여 액티브 영역 감소를 방지할 뿐만 아니라, 트렌치 소자 분리막에 LOCOS 공정의 일부를 적용하여 액티브 에지부에 식각 속도가 느린 열산화막을 형성함으로써, 식각액 또는 세정 용액에 의한 침식 작용을 최대한 방지할 수 있고, 이로 인해 액티브 에지부의 모트(Moat) 발생을 방지할 수 있게된다.
상기한 바와 같이 본 발명은 액티브 에지 부분의 필드산화막을 일반 산화막보다 식각 속도가 낮은 열산화막으로 형성하여 나이트라이드막 제거시 및 세정 공정시 액티브 에지 부분이 침식되는 현상을 최소화함으로써, 에지 모트에 의한 험프(hump), INWE(inverse narrow width effect)와 같은 트랜지스터의 전기적 특성을 열화 현상을 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (6)
- 실리콘 기판 위에 버퍼 산화막 및 나이트라이드막을 형성하는 단계;감광막 패턴을 이용하여 상기 산화막 및 나이트라이드막의 일부를 제거하는 식각을 수행하되, 상기 식각은 상기 산화막 및 나이트라이드막이 제거됨에 따라 노출되는 실리콘 기판이 일정 깊이로 식각되도록 오버 식각으로 수행하는 단계;상기 오버 식각에 의해 노출되는 실리콘 기판에 인접한 버퍼 산화막의 일부를 제거하여 상기 실리콘 기판과 나이트라이드막 사이에서 함몰된 부분을 형성하는 단계;상기 실리콘 기판의 노출 표면에 대한 산화 공정을 수행하여 로코스(LOCOS) 형태의 산화막을 형성하는 단계;상기 나이트라이드막에 의해 노출되는 로코스 형태의 산화막이 제거되도록 식각공정을 수행하여 상기 실리콘 기판의 일부를 노출시키는 단계;상기 실리콘 기판의 노출 부분이 제거되도록 식각공정을 수행하여 소자분리를 위한 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 필드 산화막을 증착한 후 평탄화 공정을 진행하는 단계; 및상기 나이트라이드막을 식각 공정으로 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서,상기 버퍼 산화막은 100~200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서,상기 실리콘 기판의 노출 표면에 대한 산화 공정은 H2O를 포함하는 습식 열산화 공정 또는 O2를 포함하는 건식 열산화 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서,상기 로코스(LOCOS) 형태의 산화막은 500~1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서,상기 필드 산화막은 HDP 산화막 또는 TEOS 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 오버 식각에 의해 제거되는 실리콘 기판의 두께는 200~400Å이 되도록 하는 반도체 소자의 소자 분리막 형성 방법.
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| KR20000045462A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자의 제조방법 |
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