KR20050065160A - 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 실리콘 기판에 패드 산화막 및 패드 질화막을 증착하는 단계와; 상기 패드 질화막을 패터닝 한 후 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와; 상기 트렌치 측벽에 사이드월 산화막을 형성하는 단계와; 상기 트렌치가 충분히 매립되도록 정도의 매립 산화막을 증착하고 평탄화 하는 단계와; 상기 평탄화 공정을 진행한 결과물을 인산 베스에 넣어 상기 패드 질화막 및 상기 트렌치 상부의 사이드월 산화막과 필드 산화막을 식각하는 단계를 포함하여 구성된다. 이에 따라 본 발명은 패드 질화막 제거시 사이드월 산화막과 필드 산화막이 제거되어 제거된 부분만큼 액티브로 이용하여 전류 구동 능력이 향상되고, 채널 불순물의 분포가 위치에 따라 일정하여 액티브 경계부의 불순물 증가를 방지하여 문턱 전압 증가를 방지할 수 있다.
Description
본 발명은 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 게이트 길이 변화에 따른 문턱 전압 증가를 방지함으로써 소자의 리프레시 특성 저하를 방지할 수 있는 트랜지스터 제조 방법에 관한 것이다.
소자 분리 공정은 크게 반도체 기판에 패드 산화막과 질화막을 마스크 공정으로 질화막을 식각하고 그 식각된 부위에 산화 공정을 진행하여 소자분리막을 형성하는 LOCOS(Local Oxidation of Silicon) 공정과, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서 이 트렌치에 산화 물질을 증착시키고 CMP 공정을 통해 산화막의 불필요한 부분을 식각하여 소자 분리막을 형성하는 STI(Shallow Trench Isolation) 공정이 있다.
LOCOS 공정은 장시간 고온 산화로 인하여 채널저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적인 특성을 저하시키는 원인으로 작용하는 버즈 빅(Bird's Beak)이 발생하여 약 0.25㎛ 이하의 공정에는 한계가 있다. 또한 소자 분리막의 깊이를 늘릴때는 과도한 스트레스가 발생하고 평탄성이 좋지 않아 특성을 저하시키는 문제점을 갖고 있다.
LOCOS의 이러한 문제점을 해결하기 위해 현재 0.25㎛ 이하의 미세 공정에서는 소자 분리 형성 방법으로 STI(Shallow Trench Isolation) 공정이 많이 사용되고 있다. 다만 상기 STI 공정 적용시에는 LOCOS의 단점인 버즈 빅은 발생하지 않고 절연 특성이 우수하지만, 탑 코너(Top Corner) 및 바텀 코너(Bottom Coener)에 스트레스가 집중되어 소자 특성이 저하되는 문제점이 있다.
또한, 트렌치의 탑코너에서의 에지 모트의 발생으로 소자의 비정상적 동작을 유발하는 험프(HUMP), NWE 현상이 발생하는데 험프 현상은 액티브 코너에서 전기장의 집중으로 인해 생기는 현상이고, NWE(Narrow Width Effect)는 트랜지스터의 폭이 감소함에 따라 문턱 전압이 변화하는 현상으로, 상기 NWE(Narrow Width Effect) 현상에 의해 문턱 전압이 증가하여 결국 소자 동작 속도를 저하시키는 문제점이 발생한다.
이와 같은 종래 기술에 의한 소자 분리막 형성 공정시 발생하는 문제점을 아래에 도시된 도면을 통해 설명하면 다음과 같다.
도 1a 내지 1f는 종래 기술에 의한 반도체 소자의 STI 형성 공정을 도시한 단면도들이다.
먼저, 도 1a에 도시한 바와 같이, 후속 공정에서의 증착되는 막과 실리콘 기판(100)과의 완충막 역할을 하는 패드 산화막(110)을 실리콘 기판(100) 상에 증착한 후, 그 상부에 패드 질화막(120)을 증착한다. 그리고 상기 패드 질화막(120)에 대한 패터닝 공정을 진행하고 상기 패터닝된 패드 질화막(120)을 식각 마스크로 이용하여 패드 산화막을 식각한 후 연속하여 실리콘 기판에 트렌치(130)를 형성한다.
그런 다음 상기 트렌치 식각 공정 시 실리콘기판(100)이 받은 데미지(damage)를 완화하기 위해 트렌치 내벽에 사이드월 산화막(140)을 형성한다.
이어서, 도1b에 도시된 바와 같이 트렌치가 충분히 매립되도록 정도의 매립 산화막(150)을 증착한다. 이때, 상기의 매립 산화막(150)은 갭필링 특성이 좋은 물질을 이용하되, 바람직하게는 화학 기상 증착법(high density plasma chemical vapoer deposition; HDP CVD)을 이용한 HDP 산화막을 이용한다.
상기 매립 산화막(150)에 대해 상기 패드 질화막(120)을 연마 정지막으로 이용한 CMP 평탄화를 진행하여 도1c와 같이 필드 산화막(150')을 형성한다.
다음 단계로, H3PO4와 같은 식각액을 사용하여 남겨진 패드 질화막(120)을 도1d에 도시된 바와 같이 제거한다. 이 경우 H3PO4는 산화막과의 선택비가 우수한 특성을 보이기 때문에 소자 분리막인 필드 산화막(150')과 패드 산화막(110)은 약간만 제거되게 된다.
이어서, 도 1e에 도시된 바와 같이 상기 실리콘 기판에 웰 이온 주입 및 문턱 전압 조절용 채널 이온 주입을 실시한다. 이때, 상기 액티브와 필드 경계부의 필드 산화막의 두께가 두껍기 때문에 채널 이온 주입시 불순물이 실리콘 기판 깊이 침투하지 못하고 표면 근처의 액티브 경계부에 분포하게 된다.
이후, 도1f에 도시된 바와 같이 게이트 산화막(170) 및 게이트 전극용 폴리실리콘(180)을 증착한다.
도2는 종래 기술에 의해 형성된 트랜지스터의 SEM 사진을 나타낸 것으로, 액티브 경계부에서의 필드 산화막이 두껍기 때문에 채널 불순물의 분포가 액티브의 경계부에 높게 나타나는 것을 알 수 있다. 이로 인하여 결국 액티브 경계부의 문턱 전압이 증가되는 현상이 발생하게 된다.
도3은 종래 기술에 의한 트랜지스터 제조 방법시에, 게이트 폭에 따른 문턱 전압 특성을 나타낸 그래프도로, 동일 깊이에서 액티브 가장자리의 경계부와 중앙 부위의 불순물의 분포가 동일하지 않은 현상에 의해 결국 액티브에 형성되는 트랜지스터의 게이트 폭이 감소할수록 따른 문턱 전압 특성을 증가시켜 소자의 성능을 저하시키는 문제점을 유발하였다.
상기와 같은 문제점을 해결하기 위한 본 발명은 액티브와 필드 영역의 경계부분인 측벽까지 액티브 영역으로 활용하고 채널을 깊이 형성하되 채널 불순물 분포를 위치에 관계없이 일정하도록 함으로써, 액티브 경계부의 불순물 농도 증가를 방지하여 문턱 전압이 게이트 길이 변화와 관계없이 일정하도록 함으로써 리프레시 특성 저하를 방지할 수 있도록 하는 트랜지스터 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판에 패드 산화막 및 패드 질화막을 증착하는 단계와; 상기 패드 질화막을 패터닝 한 후 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와; 상기 트렌치 측벽에 사이드월 산화막을 형성하는 단계와; 상기 트렌치가 충분히 매립되도록 정도의 매립 산화막을 증착하고 평탄화 하는 단계와; 상기 평탄화 공정을 진행한 결과물을 인산 베스에 넣어 상기 패드 질화막 및 상기 트렌치 상부의 사이드월 산화막과 필드 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법에 관한 것이다.
상기 본 발명에 의한 트랜지스터 제조 방법에서는, 상기 인산 베스의 인산 용액은 150~160℃ 고온의 인산 용액을 초기 인산 용액을 이용하여 1회 사용후 폐기하고 새로운 인산 용액을 이용함으로써, 산화막에 대한 식각비가 높기 때문에 트렌치 상부의 사이드월 산화막 및 필드 산화막을 제거하여 이 부분을 액티브 영역으로 이용함으로써 소자의 동작 능력을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도4a 내지 도4d는 본 발명에 의한 트랜지스터 제조 방법을 나타낸 순차적인 공정 단면도이다.
우선, 도4a에 도시된 바와 같이 후속 공정에서의 증착되는 막과 실리콘 기판(400)과의 완충막 역할을 하는 패드 산화막(410)을 실리콘 기판(400) 상에 증착한 후, 그 상부에 패드 질화막(420)을 증착한다. 이때, 상기 패드 산화막(410)과 패드 질화막(420)을 1:8의 두께 비를 갖도록 증착하되, 본 발명의 실시예에서는 패드 산화막을 200Å, 패드 질화막을 1600Å의 두께로 증착한다.
그리고 상기 패드 질화막(420)에 대한 패터닝 공정을 진행하고 상기 패터닝된 패드 질화막(420)을 식각 마스크로 이용하여 패드 산화막을 식각한 후 연속하여 실리콘 기판에 트렌치를 형성한다. 이후, 잔류 산화막을 제거하기 위한 세정 공정을 더 진행할 수 있다.
그런 다음 상기 트렌치 식각 공정시 실리콘기판(400)이 받은 데미지(damage)를 완화하기 위해 트렌치 내벽에 사이드월 산화막(430)을 형성한다.
이어서, 도4b에 도시된 바와 같이 트렌치가 충분히 매립되도록 정도의 매립 산화막(440)을 증착한다. 이때, 상기의 매립 산화막(440)은 갭필링 특성이 좋은 물질을 이용하되, 바람직하게는 화학 기상 증착법(high density plasma chemical vapoer deposition; HDP CVD)을 이용한 HDP 산화막을 이용한다.
상기 매립 산화막(440)에 대해 상기 패드 질화막(420)을 연마 정지막으로 이용한 CMP 평탄화를 진행하여 필드 산화막(440')을 형성한다.
다음 단계로, 고온 약 150~160℃의 인산 용액을 이용하여 75~85분간 베스에 넣어 패드 질화막(420)을 도4c에 도시된 바와 같이 제거한다. 이때, 상기 고온 인산 처리시에 일반적으로 이용되는 인산 식각 공정이 아닌 초기 인산 용액을 이용하되, 1회 사용후 사용한 인산 용액은 폐기하고 새로운 인산 용액을 이용함으로써, 상기 필드 산화막과 사이드월 산화막이 리세스 되도록 한다. 상기 초기 인산 용액은 산화막에 대한 식각비가 높기 때문에 상기 매립산화막과 사이드월 산화막이 제거된다.
도5는 인산 용액 사용에 횟수에 따른 필드부의 산화막 잔막을 나타낸 것으로, 인산 용액 사용 횟수가 적을수록 산화막에 대한 식각비가 높게 나타나는 것을 볼 수 있다.
이후, 상기 실리콘 기판에 웰 이온 주입 및 문턱 전압 조절용 채널 이온 주입을 실시하고, 도4d에 도시된 바와 같이 게이트 산화막 및 게이트 폴리실리콘을 증착한다.
도6은 본 발명에 의해 형성된 트랜지스터의 SEM 사진을 나타낸 것으로, 액티브 경계부에서의 필드 산화막 및 측벽 산화막이 제거되었기 때문에 채널 불순물의 분포가 액티브의 위치에 관계없이 일정하게 나타나는 것을 알 수 있다.
도7은 본 발명에 의한 반도체 소자의 소자 분리 공정 후의 게이트 폭(W)에 따른 문턱 전압 특성을 나타낸 그래프도로, 문턱 전압 특성을 보면 종래 기술에 의한 문턱 전압 특성(Ⅰ)은 게이트의 폭이 감소할수록 문턱 전압이 증가하는데 반해, 본 발명에 의한 문턱 전압 특성(Ⅱ)은 게이트 폭의 변화가 관계없이 일정하게 나타나는 것을 볼 수 있다.
이와 같이 본원 발명에 의한 트랜지스터 제조 방법은, 패드 질화막 제거시에 산화막에 대한 식각비가 높은 초기 인산 용액을 이용함으로써, 사이드월 산화막 및 필드 산화막이 식각되도록 함으로써, 식각된 산화막 부분만큼 액티브 영역으로 이용할 뿐만 아니라, 액티브 경계부의 필드 산화막 두께를 감소시켜 채널 임플란트 공정으로 인한 불순물 분포가 실리콘 기판 깊이 형성되고 불순물의 분포가 위치에 따라 일정하도록 함으로써 게이트 폭이 감소하여도 문턱 전압 증가되는 것을 방지하여 소자의 리프레시 특성을 향상시킬 수 있다.
상기한 바와 같이 본 발명은 패드 질화막 제거시에 필드 산화막 및 사이드월 산화막을 과도 제거하여 제거된 부분만큼 액티브 영역으로 이용하고, 채널 이온 주입을 실리콘 기판 깊이 형성하되 위치에 따라 불순물 분포가 일정하도록 함으로써, 액티브 경계부에서의 문턱 전압 증가를 방지하여 동작 속도를 향상시킬 수 있는 이점이 있다.
도 1a 내지 1f는 종래 기술에 의한 반도체 소자의 STI 형성 공정을 도시한 단면도들이다.
도2는 종래 기술에 의해 형성된 트랜지스터의 SEM 사진이다.
도3은 종래 기술에 의한 트랜지스터 제조 방법시에, 게이트 폭에 따른 문턱 전압 특성을 나타낸 그래프도이다.
도4a 내지 도4d는 본 발명에 의한 트랜지스터 제조 방법을 나타낸 순차적인 공정 단면도이다.
도5는 인산 용액 사용에 횟수에 따른 필드부의 산화막 잔막을 나타낸 것이다.
도6은 본 발명에 의한 반도체 소자의 소자 분리 공정 후의 게이트 폭(W)에 따른 문턱 전압 특성을 나타낸 그래프도이다.
도7은 본 발명에 의한 반도체 소자의 소자 분리 공정 후의 게이트 폭(W)에 따른 문턱 전압 특성을 나타낸 그래프도이다.
- 도면의 주요부분에 대한 부호의 설명 -
400 : 실리콘 기판 410 : 패드 산화막
420 : 패드 질화막 430 : 사이드월 산화막
440 : 매립 산화막 440': 필드 산화막
Claims (6)
- 실리콘 기판에 패드 산화막 및 패드 질화막을 증착하는 단계와;상기 패드 질화막을 패터닝 한 후 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와;상기 트렌치 측벽에 사이드월 산화막을 형성하는 단계와;상기 트렌치가 충분히 매립되도록 정도의 매립 산화막을 증착하고 평탄화 하는 단계와;상기 평탄화 공정을 진행한 결과물을 인산 베스에 넣어 상기 패드 질화막 및 상기 트렌치 상부의 사이드월 산화막과 필드 산화막을 식각하는 단계를포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 패드 산화막과 패드 질화막은 1:8의 두께 비를 갖도록 하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 인산 베스의 인산 용액은 150~160℃ 인 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 인산 베스의 인산 용액은 1회 사용후 폐기하고 새로운 인산 용액을 이용하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 인산 베스에서의 식각 공정은 75~85분간 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 사이드월 산화막 형성전에 세정 공정을 더 진행하는 것을 특징으로 하는 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030096928A KR20050065160A (ko) | 2003-12-24 | 2003-12-24 | 트랜지스터 제조 방법 |
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Family
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2003
- 2003-12-24 KR KR1020030096928A patent/KR20050065160A/ko not_active Application Discontinuation
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