KR20090005909A - 얼라인 키를 갖는 반도체소자의 형성방법 - Google Patents

Abstract

메인 칩 영역 및 스크라이브 레인 영역으로 구분된 반도체기판 상에 어택방지막을 형성하고, 어택방지막 및 반도체기판을 선택적으로 제1 식각하여 반도체기판 내에 트렌치를 형성한다. 트렌치 내부를 절연막을 매립하여 소자분리막을 형성하고, 스크라이브 레인 영역의 소자분리막을 제2 식각하여 반도체기판과 단차를 가지는 얼라인 키를 형성하는 반도체소자의 형성방법을 제시한다.

트렌치, 소자분리막, 얼라인 키, 키 오픈 마스크

Description

얼라인 키를 갖는 반도체소자의 형성방법{Method for fabricating in semicondutor device having aling key}

본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 상세하게는 얼라인 키를 갖는 반도체소자의 형성방법에 관한 것이다.

반도체소자의 제조과정에서는 식각공정 또는 증착공정 등의 단위 공정을 수차례 수행하는데, 이때, 포토마스크와 반도체기판을 정확하게 정렬시키기 위해 얼라인 키(align key)를 형성하고 있다. 얼라인 키는 기판과 일정한 단차를 가지는 트렌치를 형성하여 얼라인 키 역할을 수행하게 한다.

한편, 반도체소자가 고집적화됨에 따라, 우수한 소자분리 특성을 가지는 트렌치 소자분리(STI;Shallow Trench Isolation) 공정이 도입되고 있다. 이때, 트렌치 소자분리 공정 과정에서 얼라인 키를 함께 형성하고 있다.

트렌치 소자분리막 공정과정에서 얼라인 키를 형성하기 위해서는, 먼저 반도체기판을 선택적으로 제1 식각하여 반도체기판 내에 트렌치를 형성한 후, 트렌치 내부에 절연막을 매립하여 소자분리막을 형성한다. 이어서, 키 오픈 마스크(key open mask)를 이용하여 노출된 트렌치 내에 형성된 절연막을 일정 두께 제2 식각하 여 반도체기판과 단차를 가지는 얼라인 키를 형성하는 과정으로 이루어진다.

그런데, 제2 식각과정에서 반도체기판과 절연막의 낮은 식각선택비로 인해 절연막이 식각되면서 얼라인 역할을 수행하는 트렌치 에지(edge) 부분이 노출되어 손상될 수 있다. 얼라인 키 역할을 수행하는 트렌치가 손상되면, 후속 공정에서 층간 중첩도 및 정렬도를 측정할 수 없게 되어 소자의 신뢰성이 저하될 수 있다.

본 발명이 해결하고자 하는 기술적 과제는 얼라인 키가 손상되는 것을 방지할 수 있는 반도체소자의 형성방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 형성방법은, 메인 칩 영역 및 스크라이브 레인 영역으로 구분된 반도체기판 상에 어택방지막을 형성하는 단계; 상기 어택방지막 및 반도체기판을 선택적으로 제1 식각하여 반도체기판 내에 트렌치를 형성하는 단계; 상기 트렌치 내부를 절연막을 매립하여 소자분리막을 형성하는 단계; 및 상기 스크라이브 레인 영역의 소자분리막을 제2 식각하여 상기 반도체기판과 단차를 가지는 얼라인 키를 형성하는 단계를 포함한다.

상기 어택방지막은 상기 반도체기판과 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다.

상기 식각선택비를 갖는 물질막은 질화막으로 형성하는 것이 바람직하다.

상기 어택방지막 상에 패드산화막 및 패드질화막을 형성하는 단계를 더 포함할 수 있다.

상기 제2 식각은 상기 트렌치 내에 매립된 절연막을 상기 반도체기판 표면으로부터 1000 내지 1200Å두께 정도 식각하는 것이 바람직하다.

상기 소자분리막을 형성하는 단계는, 상기 트렌치가 형성된 반도체기판 상에 절연막을 형성하는 단계; 및 상기 절연막에 평탄화 공정을 수행하여 상기 반도체기판 상부 표면을 노출시키는 단계로 이루어지는 것이 바람직하다.

상기 얼라인 키를 형성하는 단계 이후에, 상기 어택방지막을 제거하는 단계; 및 상기 메인 칩 영역의 반도체기판 상에 게이트 전극을 형성하는 단계를 더 포함 할 수 있다.

지금까지 설명한 바와 같이, 본 발명에 따른 얼라인 키를 갖는 반도체소자의 형성방법에 따르면, 반도체기판 상에 절연막보다 식각선택비가 높은 어택방지막을 형성한 후, 소자분리막을 형성하면서 얼라인 키를 형성한다. 이에 따라, 후속 얼라인 키를 형성하기 위한 식각과정에서 얼라인 키가 손상되는 것을 방지할 수 있다. 또한, 후속 공정 과정에서 포토마스크와 반도체기판의 중첩 정렬도를 증가시켜 소자의 신뢰성을 확보할 수 있다.

도 1 내지 도 6은 본 발명에 따른 얼라인 키를 갖는 반도체소자의 형성방법을 설명하기 위해 나타내 보인 단면도들이다.

도 1을 참조하면, 반도체기판(100) 상에 어택 방지막(110) 및 레지스트막 패턴(120)을 형성한다. 여기서, 반도체기판(100)은 트렌치 소자분리막이 형성되는 메인 칩 영역(A) 및 얼라인 키가 형성되는 스크라이브 레인(scribe line) 영역(B)으로 구분될 수 있다. 어택 방지막(110)은 절연막보다 식각선택비가 우수한 물질 예컨대, 질화막으로 형성할 수 있다. 레지스트막 패턴(120)은 후속 트렌치 소자분리 가 형성될 영역이 노출되게 배치될 수 있다.

도면에는 상세하게 도시되지 않았지만, 레지스트막 패턴(120)을 형성하기 이전에, 어택 방지막(110) 상에 패드산화막 패턴(미도시) 및 패드질화막 패턴(미도시)이 형성될 수 있다. 여기서, 패드질화막 패턴은 후속 트렌치를 형성하기 위한 하드마스크(hard mask) 역할을 한다.

도 2를 참조하면, 레지스트막 패턴(도 1의 120)을 식각마스크로 사용한 제1 식각공정을 수행하여 어택 방지막(110) 및 반도체기판(100)을 식각하여 트렌치(130)를 형성한다. 여기서, 메인 칩 영역(A)의 반도체기판(100)에는 소자분리막을 위한 트렌치(130)가 형성되고, 스크라이브 레인 영역(B)에는 얼라인 키를 위한 트렌치(130)가 형성될 수 있다. 제1 식각공정은 건식 식각 또는 플라즈마 식각 공정을 이용하여 수행할 수 있다.

도 3을 참조하면, 트렌치(130)가 형성된 반도체기판(100) 상에 절연막(140)을 형성한다. 절연막(140)은 산화막 예컨대, 고밀도 플라즈마(HDP: High Density Plasma) 산화막으로 형성할 수 있다.

도면에는 상세하게 나타나지 않았지만, 반도체기판(100) 상에 절연막(140)을 형성하기 이전에, 트렌치(130) 측벽에 측벽산화막(미도시)을 형성하고, 반도체기판(100) 전면에 라이너질화막(미도시)이 형성될 수 있다. 측벽산화막은 라이너질화막에 의해 반도체기판(100)에 발생되는 스트레스(stress)를 완화시켜 줄 수 있다. 라이너질화막은 후속 공정 시 소자분리막 내부로 불순물이 유입되는 것을 차단하고, 누설 전류를 방지하여 소자의 리프래시 특성을 향상시킬 수 있다.

도 4를 참조하면, 절연막(140)막에 평탄화공정을 수행하여 메인 칩 영역(A)의 반도체기판(100)에 활성영역을 정의하는 소자분리막(140a)을 형성한다. 여기서, 어택 방지막(110)은 평탄화 공정 시 연마정지막으로 이용할 수 있다. 평탄화공정은 화학기계연마(CMP;Chemical Mechanical polishing)공정으로 수행할 수 있다.

그런데, 소자분리막 형성과정에서 스크라이브 레인 영역(B)의 트렌치(130)에도 절연막이 매립되므로, 후속 공정에서 층간 중첩도 및 정렬도를 측정할 수 없게 된다. 이에 따라, 다음과 같은 과정을 수행하여 얼라인 키를 형성한다.

도 5를 참조하면, 소자분리막(140a)이 형성된 반도체기판(100) 상에 스크라이브 라인 영역(B)을 노출시키는 키 오픈 마스크(key open mask)(150)를 형성한다.

다음에, 키 오픈 마스크(150)에 의해 노출된 소자분리막(140a)에 제2 식각공정을 수행하여 반도체기판(100)과 일정 두께 단차를 가지게 한다. 이때, 단차의 깊이(d)는 후속 포토마스크와 반도체기판 정렬 시 이용되는 532nm 또는 633nm의 단일파장에서 최적화될 수 있는 깊이 예컨대, 반도체기판 표면으로부터 1000 내지 1200Å두께 정도로 형성할 수 있다.

어택방지막(110)은 제2 식각공정 시 높은 식각선택비에 의해 반도체기판(100)이 노출되면서 손상(damage)되는 것을 방지할 수 있다. 즉, 소자분리막 형성 과정 예컨대, 트렌치를 위한 제1 식각 시 반도체기판 상에 형성된 패드질화막 패턴 및 패드산화막 패턴이 함께 식각되어 반도체기판 표면이 국부적으로 노출될 수 있다. 이후에, 스크라이브 레인 영역의 단차를 형성하기 위한 제2 식각 시 노출된 반도체기판 표면이 손상되어 얼라인 키 역할을 수행하는 트렌치 에지(edge) 부 분이 손상될 수 있다.

이에 따라, 본 발명의 실시예에서는 반도체기판(100) 상에 어택 방지막(110)을 형성하여 후속 제2 식각과정에서 반도체기판(100) 표면이 노출되어 얼라인 키 역할을 수행하는 트렌치 에지 부분이 손상되는 것을 방지할 수 있다. 즉, 반도체기판과 일정 두께 단차를 가진 트렌치의 없이 표면이 깨끗한 얼라인 키를 얻을 수 있어 후속 공정 시 포토마스크의 중첩 정렬도를 용이하게 하고, 정확하게 정렬시킬 수 있다.

도 6을 참조하면, 키 오픈 마스크(도 5의 150)를 제거한다. 그러면, 메인 칩 영역(A)의 반도체기판(100)에는 활성영역을 설정하는 소자분리막(140a)이 형성되고, 스크라이브 레인 영역(B)의 반도체기판(100)에는 반도체기판(100)과 일정 두께 단차를 가지는 얼라인 키(160)가 형성된다.

다음에, 어택방지막(도 4의 110)을 제거한 이후에, 메인 칩 영역(A)의 반도체기판(100)의 활성영역 상에 후속 공정 예컨대, 게이트 형성공정을 수행한다. 이때, 게이트를 형성하기 위한 포토리소그라피(photolithography) 공정 시 스크라인브 레인 영역(B)에 형성된 얼라인 키(160)를 이용하여 충간 중첩도를 측정할 수 있다.

이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

도 1 내지 도 6은 본 발명에 따른 얼라인 키를 갖는 반도체소자의 형성방법을 설명하기 위해 나타내 보인 단면도들이다.

Claims (7)

1. 메인 칩 영역 및 스크라이브 레인 영역으로 구분된 반도체기판 상에 어택방지막을 형성하는 단계;

   상기 어택방지막 및 반도체기판을 선택적으로 제1 식각하여 반도체기판 내에 트렌치를 형성하는 단계;

   상기 트렌치 내부를 절연막을 매립하여 소자분리막을 형성하는 단계; 및

   상기 스크라이브 레인 영역의 소자분리막을 제2 식각하여 상기 반도체기판과 단차를 가지는 얼라인 키를 형성하는 단계를 포함하는 반도체소자의 형성방법.
2. 제1항에 있어서,

   상기 어택방지막은 상기 반도체기판과 식각선택비를 갖는 물질막으로 형성하는 반도체소자의 형성방법.
3. 제2에 있어서,

   상기 식각선택비를 갖는 물질막은 질화막으로 형성하는 반도체소자의 형성방법.
4. 제1항에 있어서,

   상기 어택방지막 상에 패드산화막 및 패드질화막을 형성하는 단계를 더 포함 하는 반도체소자의 형성방법.
5. 제1항에 있어서,

   상기 제2 식각은 상기 트렌치 내에 매립된 절연막을 상기 반도체기판 표면으로부터 1000 내지 1200Å두께 정도 식각하는 반도체소자의 형성방법.
6. 제1항에 있어서,

   상기 소자분리막을 형성하는 단계는,

   상기 트렌치가 형성된 반도체기판 상에 절연막을 형성하는 단계; 및

   상기 절연막에 평탄화 공정을 수행하여 상기 반도체기판 상부 표면을 노출시키는 단계로 이루어지는 반도체소자의 형성방법.
7. 제1항에 있어서,

   상기 얼라인 키를 형성하는 단계 이후에,

   상기 어택방지막을 제거하는 단계; 및

   상기 메인 칩 영역의 반도체기판 상에 게이트 전극을 형성하는 단계를 더 포함하는 반도체소자의 형성방법.

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