KR20150073930A - 초박형 유전층을 갖는 범프리스 빌드업 층(bbul) 반도체 패키지 및 반도체 장치 - Google Patents

초박형 유전층을 갖는 범프리스 빌드업 층(bbul) 반도체 패키지 및 반도체 장치 Download PDF

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Abstract

초박형 유전층을 갖는 범프리스 빌드업 층(BBUL) 반도체 패키지가 설명된다. 예를 들어, 장치는 복수의 외부 도전성 범프를 갖는 집적 회로를 포함하는 반도체 다이를 포함한다. 반도체 패키지는 반도체 다이를 수용한다. 반도체 패키지는 복수의 외부 도전성 범프 위에 배치된 유전층을 포함한다. 도전성 비아가 유전층 내에 배치되고 복수의 도전성 범프 중 하나에 결합된다. 도전성 라인이 유전층 상에 배치되고 도전성 비아에 결합된다.

Description

초박형 유전층을 갖는 범프리스 빌드업 층(BBUL) 반도체 패키지 및 반도체 장치{BUMPLESS BUILD-UP LAYER(BBUL) SEMICONDUCTOR PACKAGE WITH ULTRA-THIN DIELECTRIC LAYER}
본 발명의 실시예는 반도체 패키지의 분야, 특히 초박형 유전층을 갖는 범프리스 빌드업 층(bumpless build-up layer: BBUL) 반도체 패키지의 분야에 관한 것이다.
현대의 소비자 전자 기기 시장은 빈번하게 매우 복잡한 회로를 필요로 하는 복합 기능을 요구하고 있다. 예를 들어 트랜지스터와 같은 더욱 더 소형의 기본 빌딩 블록으로의 축소(scaling)는 각각의 진보적인 세대와 단일 다이 상의 더욱 더 복잡한 회로의 합체를 가능하게 하고 있다. 다른 한편으로, 축소는 통상적으로 크기의 감소로서 간주되고 있지만, 다수의 패키징된 다이는 컴퓨팅 시스템에서 진보된 기능성 및 마력(horse-power)을 위해 함께 증가적으로 결합된다. 또한, 특정 반도체 패키지의 크기는 단일 반도체 패키지 내에 다수의 다이를 포함하기 위해 실제로 증가될 수 있다.
그러나, 다수의 패키징된 다이를 결합하려고 시도할 때 구조적 과제가 발생할 수 있다. 예를 들어, 반도체 패키지들 내에 사용된 부품들 사이의 열팽창 계수(CTE)의 차이의 효과는 패키징된 다이를 함께 추가할 때 해로운 결함을 유도할 수 있다. 유사하게, 단일 반도체 패키지 내에 사용된 부품들 사이의 열팽창 계수(CTE)의 차이의 효과는 단일 패키지 내의 하나 미만의 다이를 위한 반도체 다이 패키징 프로세스를 수행하는 결과로서 해로운 결함을 유도할 수 있다.
반도체 패키지는 집적 회로(IC) 칩 또는 다이를 보호하기 위해 그리고 또한 외부 회로에 대한 전기적 인터페이스를 다이에 제공하기 위해 사용된다. 더 소형의 전자 디바이스에 대한 증가하는 요구에 의해, 반도체 패키지는 더욱 더 콤팩트해지도록 설계되고 더 큰 회로 밀도를 지원해야 한다. 예를 들어, 몇몇 반도체 패키지는 이제 종래의 기판에서 통상적으로 발견되는 두꺼운 수지 코어층을 포함하지 않는 코어리스 기판(coreless substrate)을 사용한다. 더욱이, 더 고성능 디바이스를 위한 요구는 얇은 패키징 프로파일 및 후속의 조립 프로세싱과 호환성이 있는 낮은 전체 왜곡을 유지하면서 혼합된 기술 다이 적층을 가능하게 하거나 패키지 적층 능력을 가능하게 하는 개량된 반도체 패키지를 위한 요구를 야기한다.
범프리스 빌드업 층 또는 BBUL은 프로세서 패키징 기술이다. 이는 실리콘 다이를 프로세서 패키지 와이어에 부착하기 위해 일반적인 작은 땜납 범프를 사용하지 않기 때문에 범프리스이다. 이는 실리콘 다이 주위에 성장하거나 빌드업되기 때문에 빌드업 층을 갖는다. 일반적인 방법은 이들을 개별적으로 제조하여 함께 접합하는 것이다. 몇몇 반도체 패키지는 이제 종래의 기판에서 통상적으로 발견되는 두꺼운 수지층을 포함하지 않는 코어리스 기판을 사용한다.
도 1은 본 발명의 실시예에 따른 매립된 다이-패키지 계면의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 빌드업 BBUL 또는 기판층 일체화에 의해 제조된 구조체의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 빌드업 BBUL 또는 기판층 일체화에 의해 제조된 구조체의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 빌드업 BBUL 또는 기판층 일체화에 의해 제조된 구조체의 단면도이다.
도 5는 본 발명의 실시예에 따른 비아 퍼스트-트렌치 라스트(via first-trench last) 방법론을 사용하여 이중 기판 빌드업 유전층 상에 레이저 드릴링 및/또는 플라즈마 에칭을 수반하는 이중 다마신(damascene)을 사용하여 빌드업 BBUL 또는 기판층 일체화를 위한 프로세스 흐름에서 다양한 동작의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 트렌치 퍼스트-비아 라스트(trench first-via last) 방법론을 사용하여 이중 기판 빌드업 유전층 상에 레이저 드릴링 및/또는 플라즈마 에칭을 수반하는 이중 다마신을 사용하여 빌드업 BBUL 또는 기판층 일체화를 위한 프로세스 흐름에서 다양한 동작의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 비아 퍼스트-트렌치 라스트 방법론을 사용하여 감광성 기판 빌드업 유전층 및/또는 다른 기판 빌드업 유전층의 조합 상에 포토리소그래피 및/또는 레이저 드릴링 및/또는 플라즈마 에칭을 수반하는 이중 다마신을 사용하여 빌드업 BBUL 또는 기판층 일체화를 위한 프로세스 흐름에서 다양한 동작의 단면도이다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 트렌치 퍼스트-비아 라스트 방법론을 사용하여 감광성 기판 빌드업 유전층 및/또는 다른 기판 빌드업 유전층의 조합 상에 포토리소그래피 및/또는 레이저 드릴링 및/또는 플라즈마 에칭을 수반하는 이중 다마신을 사용하여 빌드업 BBUL 또는 기판층 일체화를 위한 프로세스 흐름에서 다양한 동작의 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 이중 감광성 기판 빌드업 유전층에 기초하여 포토리소그래피 및 Ti, W 또는 Ta 등 하드 마스크를 수반하는 이중 다마신을 사용하는 빌드업 BBUL 또는 기판층 일체화를 위한 프로세스 흐름에서 다양한 동작의 단면도이다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 이중 감광성 기판 빌드업 유전층에 기초하여 포토리소그래피 및 SiN, SiC 또는 SiON 등 정지층을 수반하는 이중 다마신을 사용하는 빌드업 BBUL 또는 기판층 일체화를 위한 프로세스 흐름에서 다양한 동작의 단면도이다.
도 11은 본 발명의 실시예에 따른 레이저 드릴링 비아 퍼스트-트렌치 라스트 접근법을 사용하는 이중 다마신을 설명하는 상하 전복 이미지 및 대응 단면도이다.
도 12는 본 발명의 실시예에 따라, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 박막 캡핑 구리(Cu) 상호 접속부와, 또한 사이 이중 기판 빌드업 유전층을 설명하는 이중 다마신에 대한 기술 빌딩 블록의 단면 SEM 이미지를 포함하는 도면이다.
도 13은 본 발명의 실시예에 따른, 감광성 기판 빌드업 유전층의 패터닝을 설명하는 확대 이미지를 포함하는 도면이다.
도 14는 본 발명의 실시예에 따른, 매립된 다이-패키지 계면 BBUL 일체화의 기술 빌딩 블록을 설명하는 단면 SEM 이미지이다.
도 15는 본 발명의 실시예에 따른, 표면 거칠기를 갖는 삽입 손실 편차에 대한 시뮬레이션을 도시하는 복수의 그래프를 포함하는 도면이다.
도 16은 본 발명의 실시예에 따른, 표면 거칠기 및 유전성 손실 탄젠트를 갖는 삽입 손실 편차에 대한 시뮬레이션을 도시하는 복수의 그래프를 포함하는 도면이다.
도 17은 본 발명의 실시예에 따른, 컴퓨터 시스템의 개략도이다.
초박형 유전층을 갖는 범프리스 빌드업 층(BBUL) 반도체 패키지가 설명된다. 이하의 설명에서, 본 발명의 실시예의 완전한 이해를 제공하기 위해, 패키징 일체화 방안과 같은 수많은 특정 상세가 설명된다. 본 발명의 실시예는 이들 특정 상세 없이 실시될 수 있다는 것이 당 기술 분야의 숙련자에게 명백할 것이다. 다른 경우에, 라우팅(routing) 디자인 레이아웃과 같은 공지의 특징들은 본 발명의 실시예를 불필요하게 불명료하게 하지 않기 위해 상세히 설명되지 않는다. 더욱이, 도면에 도시된 다양한 실시예는 예시적인 표현이고 반드시 실제 축적대로 도시되어 있는 것은 아니라는 것이 이해되어야 한다.
본 명세서에 설명된 하나 이상의 실시예는 BBUL 및 관련 기판의 이중 다마신 구조(dual damascene structures)를 위한 초박형 유전층에 관련된다. 실시예는 접착층, BBUL 상호 접속부, 캡핑층, 확산 배리어, 이중 다마신 구조체, 에칭 정지층, 플라즈마 향상 화학 기상 증착된[PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함] 층들, 물리적 기상 증착된(PVD) 층들, 실리콘 카바이드(SiC) 층들, 실리콘 니트라이드(SiN) 층들, 실리콘 옥시니트라이드(SiON) 층들, 기판 상호 접속부 및 티타늄(대안적인 실시예는 W, Ta 등 중 하나 이상을 포함함) 구조체들 중 하나 이상에 특히 관련될 수 있다. 실시예는 모바일 디바이스 및/또는 시스템-온-칩(SoC) 제품을 포함하는 다양한 디바이스에 적용 가능할 수 있다.
더 일반적으로, BBUL-고유 패키징 범프-비아 0-금속층 1(범프-V0-L1) 상호 접속부(예를 들어, 다이-패키지 계면에서) 및 전통적인 기판 상호 접속부(예를 들어, 빌드업 영역) 상의 초박형(예를 들어, 50 내지 300 나노미터) 유전성 박막층의 일체화는 전체 패키지 비용을 감소시키기 위해 패널 프로세싱을 사용하면서 5 미크론/5 미크론(5 um/5 um) 미세 라인 간격(fine line spacing:FLS) 미만의 패키징 상호 접속부의 축소성(scalability)을 가능하게 할 수 있다. 물리적 기상 증착(PVD), 플라즈마 향상 화학 기상 증착, 감광성 기판 빌드업 유전성 필름층(또는 다른 유사한 적층된 재료들) 및/또는 미세한 비아/라인 레이저 드릴링의 조합을 사용하는 이중 다마신 구조체의 일체화는 BBUL 또는 기판 패키지의 선택된 국부적 배선 및 상호 접속부 밀도의 상당한 증가를 가능하게 할 수 있다. 이러한 혁신은 중앙 처리 유닛(CPU) 로직, 그래픽 기능, 캐시 메모리 및 다른 시스템 기능과 같은 이종 기능을 매립하여 매립된 패키지 디자인 상에 일체화된 시스템을 생성하기 위한 접근법을 제공할 수 있다. 이러한 매립된 패키지 디자인은 소비자단에서 더 낮은 제품 디자인 복잡성 및 부품수를 가능하게 할 수 있다.
부가적으로, 미세 라인 간격(FLS) 구리(Cu) 라인(또는 일반적으로 기판)의 상부의 유전성 캡핑층의 일체화는 표면 거칠기를 위한 요구를 제거하는 것을 보조하고, 따라서 8 um/8 um FLS 및 미래의 긴 전송 라인 미만의 높은 작동 주파수에서의 삽입 손실(예를 들어, 스킨 효과에 기인하는)을 감소시키기 위한 더 양호한 마진을 제공할 수 있다. 실리콘(Si) Cu 범프의 상부의 건식 프로세싱(BBUL에 고유한 프로세스)을 사용하는 이중 다마신 구조체의 일체화는 소프트 에칭 프로세싱의 필요성을 회피하는 것을 돕고(이는 그렇지 않으면, 모두는 아닌 경우 Cu 범프의 부분을 제거할 수 있음), 따라서 BBUL 패키징 흐름에 대한 도입 Cu 범프 높이에 대한 더 낮은 최소 요구를 허용한다. 실시예에서, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함)-기반 유전층이 기판 및 BBUL 상호 접속부 내에 이중 다마신 구조체를 형성하기 위해 에칭 정지층으로서 구현된다. 실시예에서, PVD-기반 Ti, W, Ta 등 층 또는 유사한 재료는 이중층 감광성 기판 빌드업 유전성 스택을 갖는 이중 다마신 구조체를 형성하기 위해 하드 마스크층으로서 구현된다. 실시예에서, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함)-기반 SiN 또는 유사한 재료층은 이중층 감광성 기판 빌드업 유전성 스택을 갖는 이중 다마신 구조체를 형성하기 위해 밀봉 정지층으로서 구현된다.
추가의 정황을 제공하기 위해, 8 um/8 um FLS 미만의 BBUL 또는 기판 상호 접속부 패키징 "제조" 디자인 규칙을 축소하기 위한 명백한 경로가 현재 존재하지 않는다. 그러나, 8 um/8 um FLS 전이점 초과에서, 주로 반도체 첨가 프로세스에서 구성되는 현존하는 제조 프로세스는 미래의 미세 Cu 라인/간격(fine Cu lines/spacing)의 감도 및 또한 프로세스 편차에 기인하여 과거에 작용하지 않았을 것이다. 이러한 현재의 프로세싱은 예를 들어 시드층, 레이저 드릴링 비아 및 Cu 트레이스의 Cz 거칠기를 위한 무전해 도금을 사용하여 다음의 기판의 빌드업 층의 기계적 고정을 제공하는 것을 수반한다. 이들 다이/패키지 전이 스테이지에서 이들에 한정되는 것은 아니지만 PVD 또는 PECVD와 같은 Si 제조 기술을 수반하는 건식 프로세스를 채택할 증가하는 요구가 존재한다. 예를 들어, 패키지 기판 내의 I/O 밀도는 대응 기판 및 트레이스 및 공간 치수(이들은 기판 제조 프로세스의 능력에 의해 제한됨)의 최소 패드에 의해 결정되기 때문에, 본 발명의 실시예에 따르면, 배선 밀도는 BBUL 또는 기판 상호 접속부 기판 내의 이중 다마신 유형 구조체를 사용하여 상당히 향상될 수 있다.
더 구체적으로, 실시예에서, BBUL 일체화를 위한 매립된 다이-패키지 계면은 범프-V0-L1 상호 접속부 상에 이중 다마신을 구비한다. 다른 실시예에서, 이중 기판 빌드업 유전층 상의 플라즈마 에칭 및/또는 레이저 드릴링을 사용하는 이중 다마신을 사용하는 빌드업 BBUL 또는 기판층 일체화는 퍼스트-트렌치 라스트 또는 트렌치 퍼스트-비아 라스트 접근법에 의해 구현된다. 다른 실시예에서, 감광성 기판 빌드업 층 및 기판 빌드업 유전성 스택의 조합 상에 포토리소그래피 및/또는 레이저 드릴링 또는 플라즈마 에칭을 사용하는 이중 다마신을 수반하는 빌드업 BBUL 또는 기판층 일체화는 퍼스트-트렌치 라스트 또는 트렌치 퍼스트-비아 라스트 접근법에 의해 구현된다. 다른 실시예에서, 감광성 기판 빌드업 층 또는 스택 상에 포토리소그래피를 사용하는 이중 다마신을 수반하는 빌드업 BBUL 또는 기판층 일체화는 퍼스트-트렌치 라스트 또는 트렌치 퍼스트-비아 라스트 접근법에 의해 구현된다. 다른 실시예에서, 감광성 기판 빌드업 유전층 또는 스택 상에 포토리소그래피를 사용하는 이중 다마신을 수반하는 빌드업 BBUL 또는 기판층 일체화는 Ti, W, Ta 등-기반 하드 마스크를 사용하여 구현된다. 다른 실시예에서, 감광성 기판 빌드업 유전층 또는 스택 상에 포토리소그래피를 사용하는 이중 다마신을 수반하는 빌드업 BBUL 또는 기판층 일체화는 SiN 정지층을 사용하여 구현된다. 또 다른 실시예와 연계하여, 에칭 정지층 및/또는 기판/BBUL 상호 접속부 캡핑층으로서 기능하기 위한 박형 유전성 필름[PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함)]의 사용 주위의 장치가 설명된다.
하나 이상의 설명된 실시예의 장점은 패키지 기판 내의 I/O 밀도가 기판의 최소 패드, 트레이스 및 공간 치수(기판 제조 프로세스의 능력에 의해 제한됨)에 의해 결정되기 때문에, BBUL 또는 기판 상호 접속 구조체 제조 프로세스 내의 제안된 이중 다마신 유형 구조체를 사용하여 배선 밀도를 상당히 향상시키는 것을 포함할 수 있지만, 이에 한정되는 것은 아니다. 예는 에칭 정지층으로서 및 또한 상호 접속 캡핑층으로서 박형 유전층을 사용함으로써 기판 계면층에 Si를 포함하는 기판 상호 접속부 및/또는 BBUL 내의 이중 다마신 구조체를 생성하는 것을 포함한다. 기판 빌드업 유전층 등의 언급은 실시예에서 아지노모토 빌드업 필름(Ajinomoto build-up film; ABF) 층을 칭할 수도 있다.
제 1 양태에서, 도 1은 본 발명의 실시예에 따른 매립된 다이-패키지(100) 계면의 단면도를 도시한다. 도 1을 참조하면, 매립된 다이-패키지(100)는 범프-V0-L1 상호 접속부 상에 이중 다마신의 구현에 의한 BBUL 일체화에 기초한다. 더 구체적으로, 실리콘 다이(102)(예를 들어, 그 위에 집적 회로를 갖는 마이크로프로세서 또는 메모리 다이)는 절연층(106)(예를 들어, WPR 층)에 의해 커버된 다이 패드(104)[예를 들어, 트렌치 금속 1(TM1) 구조체]가 그 위에 배치되어 있다. 상위에 놓인 도전성 범프(108)[예를 들어, 구리 범프(Si Cu 범프)]가 트렌치 비아 구조체(110)[예를 들어, 트렌치 비아 1(TV1)]에 의해 다이 패드(104)에 결합된다. 제 1 유전층(112)[예를 들어, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN의 제 1 층]이 도전성 범프(108) 위에 배치되고, 기판 빌드업 유전층 또는 스택(114)이 제 1 유전층(112) 상위에 놓인다. 상위에 놓인 BBUL 금속층(116)(예를 들어, BBUL L1)이 BBUL 비아 구조체(118)(예를 들어, BBUL V0)에 의해 도전성 범프(108)에 결합된다. 제 2 유전층(120)[예를 들어, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN의 제 2 층]이 BBUL 금속층(116) 및 기판 빌드업 유전층 또는 스택(114)의 노출된 부분 위에 배치된다.
제 2 양태에서, 도 2는 본 발명의 다른 실시예에 따른 빌드업 BBUL 또는 기판층 일체화에 의해 제조된 구조체(200)의 단면도를 도시한다. 도 2를 참조하면, 구조체(200)는 비아 퍼스트-트렌치 라스트 또는 트렌치 퍼스트-비아 라스트 방법론을 사용하여 이중 기판 빌드업 유전층 상에 레이저 드릴링 및/또는 플라즈마 에칭을 사용하여 이중 다마신 접근법에 의해 제조된다. 더 구체적으로, 절연체 패널(202)은 그 위에 배치된 패터닝된 금속 배선층(204)(예를 들어, 구리 배선층)을 갖는다. 제 1 기판 유전성 빌드업 층 필름(206)(예를 들어, L1-L2 층)이 금속 배선층(204) 위에 배치된다. 제 1 유전층(208)[예를 들어, 제 1 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 층]이 제 1 기판 유전성 빌드업 층 필름(206) 상에 배치되고, 제 2 유전성 빌드업 층 필름(210)(예를 들어, L2 층)이 제 1 유전층(208) 상에 배치된다. 비아부(212) 및 라인부(214)를 갖는 이중 다마신 구조체가 제 2 기판 유전성 빌드업 층 필름(210), 제 1 유전층(208) 및 제 1 기판 유전성 빌드업 층 필름(206) 내에 배치되어 금속 배선층(204)의 부분에 접촉한다. 도 2에 도시된 바와 같이, 이중 다마신 구조체는 종래의 구리 이중 다마신 상호 접속 구조체에 대해 공지된 바와 같이, 배리어 금속층 및 충진 금속층(예를 들어, 구리 충진층)을 포함할 수 있다. 제 2 유전층(216)[예를 들어, 제 2 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 층]이 이중 다마신 구조체 및 제 2 기판 유전성 빌드업 층 필름(210)의 노출된 부분 위에 배치된다. 상기에 정의된 구조체에서 절연체 패널(202)은 패키지 또는 패키지부로서 절연체 패널(202)로부터 제거될 수 있어 최종적으로 반도체 다이를 수용하고, 금속 배선층(204)을 반도체 다이의 외부 전기 컨택트(예를 들어, 범프)에 결합한다는 것이 이해되어야 한다. 대안적으로, 도시되지는 않았지만, 도 2의 구조체는 절연체 패널(202)과 금속 배선층(204) 사이에 배치된 반도체 다이를 포함할 수 있다. 즉, 후자의 경우에, 빌드업 층들은 반도체 다이 상에 또는 위에 바로 제조된다.
제 3 양태에서, 도 3은 본 발명의 다른 실시예에 따른 빌드업 BBUL 또는 기판층 일체화에 의해 제조된 구조체(300)의 단면도를 도시한다. 도 3을 참조하면, 구조체(300)는 비아 퍼스트-트렌치 라스트 방법론에 의해 감광성 기판 유전성 빌드업 층과 기판 유전성 빌드업 층의 조합 상에 포토리소그래피 및/또는 레이저 드릴링 또는 플라즈마 에칭을 사용하여 이중 다마신 접근법에 의해 제조된다. 더 구체적으로, 절연체 패널(302)은 그 위에 배치된 패터닝된 금속 배선층(304)(예를 들어, 구리 배선층)을 갖는다. 감광성 기판 유전성 빌드업 층 필름(306)(예를 들어, PID L1-L2 기판 유전성 빌드업 층)이 금속 배선층(304) 위에 배치된다. 제 1 유전층(308)[예를 들어, 제 1 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 층]이 감광성 기판 유전성 빌드업 필름(306) 상에 배치되고, 표준 기판 유전성 빌드업 필름(310)(예를 들어, L2 기판 유전성 빌드업 층)이 제 1 유전층(308) 상에 배치된다. 비아부(312) 및 라인부(314)를 갖는 이중 다마신 구조체가 표준 기판 유전성 빌드업 필름(310), 제 1 유전층(308) 및 감광성 기판 유전성 빌드업 필름(306) 내에 배치되어 금속 배선층(304)의 부분에 접촉한다. 도 3에 도시된 바와 같이, 이중 다마신 구조체는 종래의 구리 이중 다마신 상호 접속 구조체에 대해 공지된 바와 같이, 배리어 금속층 및 충진 금속층(예를 들어, 구리 충진층)을 포함할 수 있다. 제 2 유전층(316)[예를 들어, 제 2 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 층]이 이중 다마신 구조체 및 표준 기판 유전성 빌드업 필름(310)의 노출된 부분 위에 배치된다. 상기에 정의된 구조체에서 절연체 패널(302)은 패키지 또는 패키지부로서 절연체 패널(302)로부터 제거될 수 있어 최종적으로 반도체 다이를 수용하고, 금속 배선층(304)을 반도체 다이의 외부 전기 컨택트(예를 들어, 범프)에 결합한다는 것이 이해되어야 한다. 대안적으로, 도시되지는 않았지만, 도 3의 구조체는 절연체 패널(302)과 금속 배선층(304) 사이에 배치된 반도체 다이를 포함할 수 있다. 즉, 후자의 경우에, 빌드업 층들은 반도체 다이 상에 또는 위에 바로 제조된다.
제 4 양태에서, 도 4는 본 발명의 다른 실시예에 따른 빌드업 BBUL 또는 기판층 일체화에 의해 제조된 구조체(400)의 단면도를 도시한다. 도 4를 참조하면, 구조체(400)는 트렌치 퍼스트-비아 라스트 방법론에 의해 감광성 기판 유전성 빌드업 층과 기판 유전성 빌드업 층의 조합 상에 포토리소그래피 및/또는 레이저 드릴링 또는 플라즈마 에칭을 사용하여 이중 다마신 접근법에 의해 제조된다. 더 구체적으로, 절연체 패널(402)은 그 위에 배치된 패터닝된 금속 배선층(404)(예를 들어, 구리 배선층)을 갖는다. 표준 기판 유전성 빌드업 필름(406)(예를 들어, L1-L2 기판 유전성 빌드업 층)이 금속 배선층(404) 위에 배치된다. 제 1 유전층(408)[예를 들어, 제 1 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 층]이 표준 기판 유전성 빌드업 필름(406) 상에 배치되고, 감광성 기판 유전성 빌드업 필름(410)(예를 들어, PID L2 기판 유전성 빌드업 층)이 제 1 유전층(408) 상에 배치된다. 비아부(412) 및 라인부(414)를 갖는 이중 다마신 구조체가 감광성 기판 유전성 빌드업 필름(410), 제 1 유전층(408) 및 표준 기판 유전성 빌드업 필름(406) 내에 배치되어 금속 배선층(404)의 부분에 접촉한다. 도 4에 도시된 바와 같이, 이중 다마신 구조체는 종래의 구리 이중 다마신 상호 접속 구조체에 대해 공지된 바와 같이, 배리어 금속층 및 충진 금속층(예를 들어, 구리 충진층)을 포함할 수 있다. 제 2 유전층(416)[예를 들어, 제 2 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 층]이 이중 다마신 구조체 및 감광성 기판 유전성 빌드업 필름(410)의 노출된 부분 위에 배치된다. 상기에 정의된 구조체에서 절연체 패널(402)은 패키지 또는 패키지부로서 절연체 패널(402)로부터 제거될 수 있어 최종적으로 반도체 다이를 수용하고, 금속 배선층(404)을 반도체 다이의 외부 전기 컨택트(예를 들어, 범프)에 결합한다는 것이 이해되어야 한다. 대안적으로, 도시되지는 않았지만, 도 4의 구조체는 절연체 패널(402)과 금속 배선층(404) 사이에 배치된 반도체 다이를 포함할 수 있다. 즉, 후자의 경우에, 빌드업 층들은 반도체 다이 상에 또는 위에 바로 제조된다.
도 5는 본 발명의 실시예에 따른 비아 퍼스트-트렌치 라스트 방법론을 사용하여 이중 빌드업 층 유전층 상에 레이저 드릴링 및/또는 플라즈마 에칭을 수반하는 이중 다마신을 사용하여 빌드업 BBUL 또는 기판층을 위한 프로세스 흐름의 다양한 동작의 단면도를 도시한다. 도 5를 참조하면, (A)에서 도입 패널(502)은 기판 유전성 빌드업 층 적층, 레이저 드릴링 및 세미-에디티브(semi-additive) 리소그래픽/전해 도금 프로세스의 조합을 사용하여 형성된 층의 스택을 표현할 수 있는 레벨 패터닝된 L1 Cu 층(504)을 갖는다. 층(504)은 또한 BBUL 다이-패키지 계면 이중 다마신 구조체를 위한 Si 내의 Cu 범프를 표현할 수 있다. (B)에서, L1-L2 충진재로 충진된 기판 유전성 빌드업 층(506) 적층이 수행된다. (C)에 도시된 바와 같이, 박형 유전층(508)(예를 들어, SiN, SiON 등, 20 내지 300 ㎚ 두께)의 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 증착이 드릴링/플라즈마 에칭을 위한 에칭 정지층으로서 기능하도록 수행된다. (D)에서, L2 충진재로 충진된 기판 유전성 빌드업 층(510) 적층이 수행된다. (E)에 도시된 바와 같이, 레이저 드릴 또는 패터닝된 플라즈마 에칭(비아 퍼스트) 프로세스가 이어서 수행되고 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 에칭 정지층에서 정지한다. (F)에서, 레이저 드릴 또는 패터닝된 플라즈마 에칭(트렌치 퍼스트)이 수행되고 비아를 위한 L1 Cu 층(또는 범프층)에서 동시에 정지하는 동안 트렌치를 위한 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 에칭 정지층에서 정지한다. 선택적 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 박형 유전성 캡핑층(예를 들어, SiN, SiON 등, 20 내지 300 ㎚ 두께)이 L1 Cu 층 위에 형성될 수 있고, 이 층은 레이저 또는 플라즈마 에칭이 최종 일체화 방안에 따라 파과할 필요가 있을 것이다. (G)에서, PVD 스퍼터링된 박형 Ti, W 또는 Ta 등/Cu 시드층(512)(대략 50 ㎚ Ti, W 또는 Ta 등 및 대략 100 내지 300 ㎚ Cu)이 증착된다. (H)에 도시된 바와 같이, 이중 다마신 구조체의 구리 도금(514)이 이어서 수행된다. (I)에서, Cu 오버버든(overburden)의 화학 기계적 평탄화(CMP) 또는 사용 플래시 에칭 습식 프로세스가 수행된다. 다음에, (J)에 도시된 바와 같이, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 유전층(516)(예를 들어, SiN, SiON 등, 20 내지 300 ㎚ 두께)을 사용하는 Cu L2 캡핑 및 L2 기판 유전성 빌드업 층 캡핑이 이어서 수행된다. 프로세스는 이후에 패키지 또는 패키지부로서 절연체 패널(502)로부터 (J)의 구조체를 제거하여 최종적으로 반도체 다이를 수용하고, 반도체 다이의 외부 전기 컨택트(예를 들어, 범프)에 금속 배선층(504)을 결합하는 것을 포함할 수 있다는 것이 이해되어야 한다. 대안적으로, 도시되지는 않았지만, 도 5의 제조 프로세스는 패널 상에 배치된 다이와 같은 반도체 다이 상에 또는 위에 직접 전술된 동작을 수행하는 것을 포함할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 트렌치 퍼스트-비아 라스트 방법론을 사용하여 이중 기판 유전성 빌드업 층 상에 레이저 드릴링 및/또는 플라즈마 에칭을 수반하는 이중 다마신을 사용하여 빌드업 BBUL 또는 기판층 일체화를 위한 프로세스 흐름의 다양한 동작의 단면도를 도시한다. 도 6을 참조하면, (A)에서 도입 패널(602)은 기판 유전성 빌드업 층 적층, 레이저 드릴링 및 세미-에디티브 리소그래픽/전해 도금 프로세스의 조합을 사용하여 형성된 층의 스택을 표현할 수 있는 레벨 패터닝된 L1 Cu 층(604)을 갖는다. 층(604)은 또한 BBUL 다이-패키지 계면 이중 다마신 구조체를 위한 Si 내의 Cu 범프를 표현할 수 있다. (B)에서, L1-L2 충진재로 충진된 기판 유전성 빌드업 층(606) 적층이 수행된다. (C)에 도시된 바와 같이, 박형 유전층(608)(예를 들어, SiN, SiON 등, 20 내지 300 ㎚ 두께)의 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 증착이 드릴링/플라즈마 에칭을 위한 에칭 정지층으로서 기능하도록 수행된다. (D)에서, L2 충진재로 충진된 기판 유전성 빌드업 층(610) 적층이 수행된다. (E)에 도시된 바와 같이, 레이저 드릴 또는 패터닝된 플라즈마 에칭(트렌치 퍼스트) 프로세스가 이어서 수행되고 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 에칭 정지층에서 정지한다. (F)에서, 레이저 드릴 또는 패터닝된 플라즈마 에칭(비아 퍼스트)이 수행되고 비아를 위한 L1 Cu 층(또는 범프층)에서 동시에 정지하는 동안 트렌치를 위한 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 에칭 정지층에서 정지한다. 선택적 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 박형 유전성 캡핑층(예를 들어, SiN, SiON 등, 20 내지 300 ㎚ 두께)이 L1 Cu 층 위에 형성될 수 있고, 이 층은 레이저 또는 플라즈마 에칭이 최종 일체화 방안에 따라 파과할 필요가 있을 것이다. (G)에서, PVD 스퍼터링된 박형 Ti, W 또는 Ta 등/Cu 시드층(612)(대략 50 ㎚ Ti, W 또는 Ta 등 및 대략 100 내지 300 ㎚ Cu)이 증착된다. (H)에 도시된 바와 같이, 이중 다마신 구조체의 구리 도금(614)이 이어서 수행된다. (I)에서, Cu 오버버든의 화학 기계적 평탄화(CMP) 또는 사용 플래시 에칭 습식 프로세스가 수행된다. 다음에, (J)에 도시된 바와 같이, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 유전층(616)(예를 들어, SiN, SiON 등, 수 내지 최대 300 ㎚ 두께)을 사용하는 Cu L2 캡핑 및 L2 빌드업 층 캡핑이 이어서 수행된다. 프로세스는 이후에 패키지 또는 패키지부로서 절연체 패널(602)로부터 (J)의 구조체를 제거하여 최종적으로 반도체 다이를 수용하고, 반도체 다이의 외부 전기 컨택트(예를 들어, 범프)에 금속 배선층(604)을 결합하는 것을 포함할 수 있다는 것이 이해되어야 한다. 대안적으로, 도시되지는 않았지만, 도 6의 제조 프로세스는 패널 상에 배치된 다이와 같은 반도체 다이 상에 또는 위에 직접 전술된 동작을 수행하는 것을 포함할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 비아 퍼스트-트렌치 라스트 방법론을 사용하여 감광성 기판 유전성 빌드업 층과 기판 유전성 빌드업 층의 조합 상에 포토리소그래피 및/또는 레이저 드릴링 또는 플라즈마 에칭을 수반하는 이중 다마신을 사용하여 빌드업 BBUL 또는 기판층 일체화를 위한 프로세스 흐름의 다양한 동작의 단면도를 도시한다. 도 7을 참조하면, (A)에서 도입 패널(702)은 기판 유전성 빌드업 층 적층, 레이저 드릴링 및 세미-에디티브 리소그래픽/전해 도금 프로세스의 조합을 사용하여 형성된 층의 스택을 표현할 수 있는 레벨 패터닝된 L1 Cu 층(704)을 갖는다. 층(704)은 또한 BBUL 다이-패키지 계면 이중 다마신 구조체를 위한 Si 내의 Cu 범프를 표현할 수 있다. (B)에서, 감광성(PID) 기판 유전성 빌드업 층(706) 적층 또는 스핀-온 액체 증착이 수행된다. (C)에서, PID L1-L2 기판 유전성 빌드업 층[비아 퍼스트(707)]의 정렬 및 노광이 수행된다. (D)에 도시된 바와 같이, 박형 유전층(708)(예를 들어, SiN, SiON 등, 20 내지 300 ㎚ 두께)의 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 증착이 드릴링/플라즈마 에칭을 위한 에칭 정지층으로서 기능하도록 수행된다. (E)에서, L2 충진재로 충진된 기판 유전성 빌드업 층(710) 적층이 수행된다. (F)에 도시된 바와 같이, 레이저 드릴 또는 패터닝된 플라즈마 에칭(트렌치 퍼스트) 프로세스가 이어서 수행되고 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 에칭 정지층에서 정지한다. (G)에서, 사전 노광된 비아가 PID L1-L2 기판 유전성 빌드업 층 상에서 현상된다. 선택적 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 박형 유전성 캡핑층(예를 들어, SiN, SiON 등, 20 내지 300 ㎚ 두께)이 L1 Cu 층 위에 형성될 수 있고, 이 층은 레이저, 플라즈마 또는 습식 에칭이 최종 일체화 방안에 따라 파과할 필요가 있을 것이다. (H)에서, PVD 스퍼터링된 박형 Ti, W 또는 Ta 등/Cu 시드층(712)(예를 들어, 대략 50 ㎚ Ti, W 또는 Ta 등 및 대략 100 내지 300 ㎚ Cu)이 증착된다. (I)에 도시된 바와 같이, 이중 다마신 구조체의 구리 도금(714)이 이어서 수행된다. (J)에서, Cu 오버버든의 화학 기계적 평탄화(CMP) 또는 사용 플래시 에칭 습식 프로세스가 수행된다. 다음에, (K)에 도시된 바와 같이, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 유전층(716)(예를 들어, SiN, SiON 등, 20 내지 300 ㎚ 두께)을 사용하는 Cu L2 캡핑 및 L2 기판 유전성 빌드업 층 캡핑이 이어서 수행된다. 프로세스는 이후에 패키지 또는 패키지부로서 절연체 패널(702)로부터 (K)의 구조체를 제거하여 최종적으로 반도체 다이를 수용하고, 반도체 다이의 외부 전기 컨택트(예를 들어, 범프)에 금속 배선층(704)을 결합하는 것을 포함할 수 있다는 것이 이해되어야 한다. 대안적으로, 도시되지는 않았지만, 도 7의 제조 프로세스는 패널 상에 배치된 다이와 같은 반도체 다이 상에서 또는 위에서 직접 전술된 동작을 수행하는 것을 포함할 수 있다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 트렌치 퍼스트-비아 라스트 방법론을 사용하여 감광성 기판 유전성 빌드업 층과 기판 유전성 빌드업 층의 조합 상에 포토리소그래피 및/또는 레이저 드릴링 또는 플라즈마 에칭을 수반하는 이중 다마신을 사용하여 빌드업 BBUL 또는 기판층 일체화를 위한 프로세스 흐름의 다양한 동작의 단면도를 도시한다. 도 8a 및 도 8b를 참조하면, (A)에서 도입 패널(802)은 기판 유전성 빌드업 층 적층, 레이저 드릴링 및 세미-에디티브 리소그래픽/전해 도금 프로세스의 조합을 사용하여 형성된 층의 스택을 표현할 수 있는 레벨 패터닝된 L1 Cu 층(804)을 갖는다. 층(804)은 또한 BBUL 다이-패키지 계면 이중 다마신 구조체를 위한 Si 내의 Cu 범프를 표현할 수 있다. (B)에서, L1-L2 충진재로 충진된 기판 유전성 빌드업 층(806) 적층이 수행된다. (C)에 도시된 바와 같이, 박형 유전층(808)(예를 들어, SiN, SiON 등, 수 내지 최대 300 ㎚ 두께)의 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 증착이 현상/노광 정지층을 위한 에칭 정지층으로서 기능하도록 수행된다. (D)에서, L2 감광성(PID) 기판 유전성 빌드업 층(810) 적층 또는 스핀-온 액체 증착이 수행된다. (E)에 도시된 바와 같이, PID L2 기판 유전성 빌드업 층[트렌치 퍼스트(811)]의 정렬 및 노광이 이어서 수행된다. (F)에서, PID L2 기판 유전성 빌드업 층 상의 사전 노광된 트렌치가 현상된다. 밀봉 박막 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 유전층(특히, SiN)이 현상제를 "현상 정지"하는데 사용될 수 있다. (G)에 도시된 바와 같이, 포토레지스트층(813)이 이어서 적층되거나 스핀-온되고, 노광되고, 현상되어 비아를 형성한다. (H)에서, 비아의 포토레지스트 패터닝을 사용하여, 플라즈마 에칭이 수행되어 비아 라스트 구조체를 형성하여, L1 Cu 층(또는 범프층)에서 정지한다. 포토레지스트가 이어서 박리된다. 선택적 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 박형 유전성 캡핑층(예를 들어, SiN, SiON 등, 20 내지 300 ㎚ 두께)이 L1 Cu 층 위에 형성될 수 있고, 이 층은 레이저, 플라즈마 또는 습식 에칭이 최종 일체화 방안에 따라 파과할 필요가 있을 것이다. (I)에서, PVD 스퍼터링된 박형 Ti, W 또는 Ta 등/Cu 시드층(812)(예를 들어, 대략 50 ㎚ Ti, W 또는 Ta 등 및 대략 100 내지 300 ㎚ Cu)이 증착된다. (J)에 도시된 바와 같이, 이중 다마신 구조체의 구리 도금(814)이 이어서 수행된다. (K)에서, Cu 오버버든의 화학 기계적 평탄화(CMP) 또는 사용 플래시 에칭 습식 프로세스가 수행된다. 다음에, (L)에 도시된 바와 같이, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 유전층(816)(예를 들어, SiN, SiON 등, 20 내지 300 ㎚ 두께)을 사용하는 Cu L2 캡핑 및 L2 기판 유전성 빌드업 층 캡핑이 이어서 수행된다. 프로세스는 이후에 패키지 또는 패키지부로서 절연체 패널(802)로부터 (L)의 구조체를 제거하여 최종적으로 반도체 다이를 수용하고, 반도체 다이의 외부 전기 컨택트(예를 들어, 범프)에 금속 배선층(804)을 결합하는 것을 포함할 수 있다는 것이 이해되어야 한다. 대안적으로, 도시되지는 않았지만, 도 8a 및 도 8b의 제조 프로세스는 패널 상에 배치된 다이와 같은 반도체 다이 상에서 또는 위에서 직접 전술된 동작을 수행하는 것을 포함할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 이중 감광성 기판 유전성 빌드업 층에 기초하는 포토리소그래피 및 티타늄(Ti, W 또는 Ta 등) 하드 마스크를 수반하는 이중 다마신을 사용하여 빌드업 BBUL 또는 기판층 일체화를 위한 프로세스 흐름의 다양한 동작의 단면도를 도시한다. 도 9를 참조하면, (A)에서 도입 패널(902)은 기판 유전성 빌드업 층 적층, 레이저 드릴링 및 세미-에디티브 리소그래픽/전해 도금 프로세스의 조합을 사용하여 형성된 층의 스택을 표현할 수 있는 레벨 패터닝된 L1 Cu 층(904)을 갖는다. 층(904)은 또한 BBUL 다이-패키지 계면 이중 다마신 구조체를 위한 Si 내의 Cu 범프를 표현할 수 있다. (B)에서, 감광성(PID) 기판 유전성 빌드업 층(906) 적층 또는 스핀-온 액체 적층이 수행된다. (C)에서, PVD Ti, W 또는 Ta 등 하드 마스크(908) 증착이 수행되어 하드 마스크층으로서 기능하도록 Ti, W 또는 Ta 등의 층을 제공한다. (D)에 도시된 바와 같이, 포토레지스트 또는 하드마스크층(907)에 의한 PVD Ti, W 또는 Ta 등 하드 마스크의 패터닝이 플라즈마 에칭 또는 습식 에칭을 사용하여 수행되고, 패터닝된 Ti, W 또는 Ta 등 하드마스크(909)로서 (E)에 도시된 결과를 갖는다. 또한 (E)에서, L2 감광성(PID) 기판 유전성 빌드업 층(910) 적층 또는 스핀-온 액체 증착이 수행된다. (F)에 도시된 바와 같이, 양 PID 기판 유전성 빌드업 층[트렌치(911) 및 비아(913) 모두]의 정렬 및 노광이 Ti, W 또는 Ta 등 하드 마스크(909)를 사용하여 이어서 수행되어 노광을 제어하는 것을 보조한다. (G)에서, 이중 PID (L2 및 L1-L2) 기판 유전성 빌드업 층 상의 사전 노광된 트렌치 및 비아가 현상된다. 밀봉 박막 PVD Ti, W 또는 Ta 등 하드 마스크가 현상제를 "현상 정지"하는데 사용될 수 있다. (H)에서, PVD 스퍼터링된 박형 Ti, W 또는 Ta 등/Cu 시드층(912)(예를 들어, 대략 50 ㎚ Ti, W 또는 Ta 등 및 대략 100 내지 300 ㎚ Cu)이 증착된다. (I)에 도시된 바와 같이, 이중 다마신 구조체의 구리 도금(914)이 이어서 수행된다. (J)에서, Cu 오버버든의 화학 기계적 평탄화(CMP) 또는 사용 플래시 에칭 습식 프로세스가 수행된다. 다음에, (K)에 도시된 바와 같이, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 유전층(916)(예를 들어, SiN, SiON 등, 수 내지 최대 300 ㎚ 두께)을 사용하는 Cu L2 캡핑 및 L2 기판 유전성 빌드업 층 캡핑이 이어서 수행된다. 프로세스는 이후에 패키지 또는 패키지부로서 절연체 패널(902)로부터 (K)의 구조체를 제거하여 최종적으로 반도체 다이를 수용하고, 반도체 다이의 외부 전기 컨택트(예를 들어, 범프)에 금속 배선층(904)을 결합하는 것을 포함할 수 있다는 것이 이해되어야 한다. 대안적으로, 도시되지는 않았지만, 도 9의 제조 프로세스는 패널 상에 배치된 다이와 같은 반도체 다이 상에서 또는 위에서 직접 전술된 동작을 수행하는 것을 포함할 수 있다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 이중 감광성 기판 유전성 빌드업 층에 기초하는 포토리소그래피 및 SiN 정지층을 수반하는 이중 다마신을 사용하여 빌드업 BBUL 또는 기판층 일체화를 위한 프로세스 흐름의 다양한 동작의 단면도를 도시한다. 도 10a 및 도 10b를 참조하면, (A)에서 도입 패널(1002)은 기판 유전성 빌드업 층 적층, 레이저 드릴링 및 세미-에디티브 리소그래픽/전해 도금 프로세스의 조합을 사용하여 형성된 층의 스택을 표현할 수 있는 레벨 패터닝된 L1 Cu 층(1004)을 갖는다. 층(1004)은 또한 BBUL 다이-패키지 계면 이중 다마신 구조체를 위한 Si 내의 Cu 범프를 표현할 수 있다. (B)에서, 감광성(PID) 기판 유전성 빌드업 층(1006) 적층 또는 스핀-온 액체 적층이 수행된다. (C)에서, PID L1-L2 기판 유전성 빌드업 층[비아 퍼스트(1007)]의 정렬 및 노광 수행된다. (D)에 도시된 바와 같이, 박형 유전층(1008)(예를 들어, SiN, SiON 등, 수 내지 최대 -300 ㎚ 두께)의 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 증착이 현상/노광 정지층을 위한 에칭 정지층으로서 기능하도록 수행된다. (E)에서, L2 감광성(PID) 기판 유전성 빌드업 층(1010) 적층 또는 스핀-온 액체 증착이 수행된다. (F)에 도시된 바와 같이, PID L2 기판 유전성 빌드업 층[트렌치(1011)]의 정렬 및 노광이 이어서 수행된다. (G)에서, PID L2 기판 유전성 빌드업 층 상의 사전 노광된 트렌치가 현상된다. 밀봉 박막 PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 유전층(특히, SiN)이 현상제를 "현상 정지"하는데 사용될 수 있다. (H)에 도시된 바와 같이, L1-L2 PID 기판 유전성 빌드업 층 상의 노광된 비아가 현상된다. 그 후, (I)에서, 플라즈마 또는 습식 에칭이 SiN 층을 제거하는데 사용된다. (J)에서, PVD 스퍼터링된 박형 Ti, W 또는 Ta 등/Cu 시드층(1012)(예를 들어, 대략 50 ㎚ Ti, W 또는 Ta 등 및 대략 100 내지 300 ㎚ Cu)이 증착된다. (K)에 도시된 바와 같이, 이중 다마신 구조체의 구리 도금(1014)이 이어서 수행된다. (L)에서, Cu 오버버든의 화학 기계적 평탄화(CMP) 또는 사용 플래시 에칭 습식 프로세스가 수행된다. 다음에, (M)에 도시된 바와 같이, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) 유전층(1016)(예를 들어, SiN, SiON 등, 20 내지 300 ㎚ 두께)을 사용하는 Cu L2 캡핑 및 L2 기판 유전성 빌드업 층 캡핑이 이어서 수행된다. 프로세스는 이후에 패키지 또는 패키지부로서 절연체 패널(1002)로부터 (M)의 구조체를 제거하여 최종적으로 반도체 다이를 수용하고, 반도체 다이의 외부 전기 컨택트(예를 들어, 범프)에 금속 배선층(1004)을 결합하는 것을 포함할 수 있다는 것이 이해되어야 한다. 대안적으로, 도시되지는 않았지만, 도 10a 및 도 10b의 제조 프로세스는 패널 상에 배치된 다이와 같은 반도체 다이 상에서 또는 위에서 직접 전술된 동작을 수행하는 것을 포함할 수 있다.
도 1 내지 도 7, 도 8a, 도 8b, 도 9, 도 10a 및 도 10b를 재차 참조하면, 박형 유전층은 관련 BBUL 층의 제조 중에 합체될 수 있다. 따라서, 설명된 박형 유전층은 더 대형의 BBUL 시스템의 부분일 수 있다. 일반적으로, BBUL은 실리콘 다이를 프로세서 패키지 와이어에 부착하기 위해 일반적인 소형 땝남 범프를 사용하지 않기 때문에 범프리스인 프로세서 패키징 기술이다. 이는 실리콘 다이 주위에 성장하거나 빌드업되기 때문에 빌드업 층을 갖는다. 몇몇 반도체 패키지는 이제 종래의 기판에서 통상적으로 발견되는 두꺼운 수지 코어층을 포함하지 않는 코어리스 기판을 사용한다. 실시예에서, BBUL 프로세스의 일부로서, 전기 도전성 비아 및 배선층들이 나머지 층을 완성하기 위해 세미-에디티브 프로세스(SAP)를 사용하여 반도체 다이의 능동측 위에 형성된다.
박형 유전층은 캐리어의 패널 상의 반도체 다이의 패키징 중에 BBUL 층으로서 형성될 수 있다. 캐리어는 평면형 패널 또는 반도체 다이를 수용하도록 각각 치수 설정된 복수의 캐비티가 그 내부에 배치되어 있는 패널을 갖고 제공될 수 있다. 프로세싱 중에, 동일한 구조체가 프로세싱 실용성을 위해 백-투-백(back-to-back) 장치를 구성하기 위해 결합될 수 있다. 따라서, 프로세싱 처리량이 효율적으로 두배가 된다. 예를 들어, 캐리어는 일 측에 1000개의 리세스를 갖는 패널을 포함할 수 있어, 단일 캐리어로부터 2000개의 개별 패키지의 제조를 허용한다. 패널은 접착 이형층 및 접착성 바인더를 포함할 수 있다. 절단 구역이 분리 프로세싱을 위해 장치의 각각의 단부에 제공될 수 있다. 반도체 다이의 이면은 다이-접합 필름으로 패널에 접합될 수 있다. 캡슐화층이 적층 프로세스에 의해 형성될 수 있다. 다른 실시예에서, 하나 이상의 캡슐화층이 장치의 웨이퍼 스케일 어레이 상에 유전체를 스핀온하고 경화함으로써 형성될 수 있다.
도 5 내지 도 7, 도 8a, 도 8b, 도 9, 도 10a 및 도 10b와 연계하여 설명된 전체 패키징 프로세스에 관하여, 실시예에서, 형성된 기판은 패널이 외부 도전성 도전체의 어레이의 형성으로 반도체 다이의 패키징을 지원하는데 사용되기 때문에 코어리스 기판이다. 패널은 이어서 반도체 다이를 위한 코어리스 패키지를 제공하도록 제거된다. 이에 따라, 실시예에서, 용어 "코어리스"는 패키지가 다이를 수용하기 위해 형성되어 있는 지지체가 최종적으로 빌드업 프로세스의 종료시에 제거되는 것을 의미하는데 사용된다. 특정 실시예에서, 코어리스 기판은 제조 프로세스의 완료 후에 두꺼운 코어를 포함하지 않는 것이다. 예로서, 두꺼운 코어는 마더보드에 사용되는 것과 같은 보강된 재료로 구성된 것일 수 있고 그 내부에 도전성 비아를 포함할 수 있다. 다이-접합 필름은 보유되거나 제거될 수도 있는 것이 이해되어야 한다. 어느 경우에, 패널의 제거 후에 다이-접합 필름의 포함 또는 배제는 코어리스 기판을 제공한다. 또한, 기판은 파이버 보강된 글래스 에폭시 수지와 같은 두꺼운 코어를 포함하지 않기 때문에 코어리스 기판으로 고려될 수 있다.
실시예에서, 패키징된 반도체 다이의 능동면은 이들에 한정되는 것은 아니지만, 기능 회로 내로의 다이 상호 접속 구조체에 의해 함께 상호 접속되어 이에 의해 집적 회로를 형성하는 트랜지스터, 캐패시터 및 레지스터와 같은 복수의 반도체 디바이스를 포함한다. 당 기술 분야의 숙련자들에 이해될 수 있는 바와 같이, 반도체 다이의 디바이스측은 집적 회로 및 상호 접속부를 갖는 능동부를 포함한다. 반도체 다이는 이들에 한정되는 것은 아니지만, 다수의 상이한 실시예에 따른 마이크로프로세서(단일 또는 멀티-코어), 메모리 디바이스, 칩셋, 그래픽 디바이스, 응용 주문형 집적 회로를 포함하는 임의의 적절한 집적 회로 디바이스일 수 있다. 다른 실시예에서, 하나 이상의 다이가 동일한 패키지 내에 매립된다. 예를 들어, 일 실시예에서, 패키징된 반도체 다이는 2차 적층된 다이를 더 포함한다. 제 1 다이는 그 내부에 배치된 하나 이상의 실리콘 관통 비아를 가질 수 있다(TSV 다이). 제 2 다이는 하나 이상의 실리콘 관통 비아를 통해 TSV 다이에 전기적으로 결합될 수 있다. 일 실시예에서, 양 다이는 코어리스 기판 내에 매립된다.
패키징된 반도체 다이는 실시예에서 완전히 매립되고 포위된 반도체 다이일 수 있다. 본 명세서에 사용될 때, "완전히 매립되고 포위된"이라는 것은 반도체 다이의 모든 표면이 기판의 캡슐화 필름(유전층과 같은)과 접촉하거나 적어도 캡슐화 필름 내에 수용된 재료와 접촉하는 것을 의미한다. 다른 방식으로 말하면, "완전히 매립되고 포위된"이라는 것은 반도체 다이의 모든 노출된 표면이 기판의 캡슐화 필름과 접촉하는 것을 의미한다.
패키징된 반도체 다이는 실시예에서 완전히 매립된 반도체 다이일 수 있다. 본 명세서에 사용될 때, "완전히 매립된"은 반도체 다이의 능동면 및 전체 측벽이 기판의 캡슐화 필름(유전층과 같은)과 접촉하거나 적어도 캡슐화 필름 내에 수용된 재료와 접촉하는 것을 의미한다. 다른 방식으로 말하면, "완전히 매립된"은 반도체 다이의 능동면 및 전체 측벽의 노출된 부분의 모든 노출된 영역이 기판의 캡슐화 필름과 접촉하는 것을 의미한다. 그러나, 이러한 경우에, 반도체 다이는, 반도체 다이의 이면이 기판의 캡슐화 필름 또는 캡슐화 필름 내에 수용된 재료와 접촉하지 않기 때문에 "포위되지" 않는다. 제 1 실시예에서, 반도체 다이의 이면은 기판의 다이측의 전체 평탄도 표면으로부터 돌출한다. 제 2 실시예에서, 반도체 다이의 어떠한 표면도 기판의 다이측의 전체 평탄도 표면으로부터 돌출하지 않는다.
"완전 매립된 및 포위된" 및 "완전히 매립된" 것의 상기 정의에 대조적으로, "부분적으로 매립된" 다이는 전체 표면, 그러나 단지 측벽의 부분이 기판(코어리스 기판)의 캡슐화 필름과 접촉하거나 적어도 캡슐화 필름 내에 수용된 재료와 접촉하는 다이이다. 또한 대조적으로, "매립되지 않은" 다이는 최대 하나의 표면만이 그리고 측벽의 어떠한 부분도 기판(코어리스 기판과 같은)의 캡슐화 필름과 접촉하거나 캡슐화 필름 내에 수용된 재료와 접촉하는 다이이다.
간략히 전술된 바와 같이, 외부 도전성 컨택트의 어레이가 이후에 형성될 수 있다. 실시예에서, 외부 도전성 컨택트는 형성된 기판을 기초 기판에 결합한다. 외부 도전성 컨택트는 기초 기판과 전기 통신하기 위해 사용될 수 있다. 일 실시예에서, 외부 도전성 컨택트의 어레이는 볼 그리드 어레이(BGA)이다. 다른 실시예에서, 외부 도전성 컨택트의 어레이는 이들에 한정되는 것은 아니지만 랜드 그리드 어레이(LGA) 또는 핀의 어레이(PGA)와 같은 어레이이다.
도 11은 본 발명의 실시예에 따른 레이저 드릴링 비아 퍼스트-트렌치 라스트 접근법을 사용하는 이중 다마신을 설명하는 상하 전복 이미지(1100) 및 대응 단면도(1102)를 포함한다. 도 11을 참조하면, 기판 유전성 빌드업 층 두께는 대략 70 내지 100 미크론의 범위이다. 내부 비아(더 소형 비아)는 대략 30 미크론 상부 직경을 갖고, 반면에 외부 비아(더 대형의 비아)는 대략 90 미크론 상부 직경을 갖는다. 기판 유전성 빌드업 층의 두께 및 샷의 수에 의해 제어된 깊이를 갖는 단일 레이저 레시피가 사용된다. 일 실시예에서, 직경 대 깊이의 1:1의 종횡비가 사용된다.
도 12는 본 발명의 실시예에 따른, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 박막 캡핑 구리(Cu) 상호 접속부와, 또한 사이 이중 기판 유전성 빌드업 층을 설명하는 이중 다마신에 대한 기술 빌딩 블록의 단면 SEM 이미지(1200)를 포함한다. 일 실시예에서, PECVD(대안적인 실시예는 CVD/LPCVD/MOCVD/APCVD/PVD 중 하나 이상을 포함함) SiN 필름은 대략 50 ㎚ 내지 300 ㎚의 범위의 두께를 갖는다.
도 13은 본 발명의 실시예에 따른, 감광성 기판 유전성 빌드업 층의 패터닝을 설명하는 확대 이미지(1300)를 포함한다. 도 13을 참조하면, 라인, 타원형 비아 및 원형 비아가 설명된다.
도 14는 본 발명의 실시예에 따른, 매립된 다이-패키지 계면 BBUL 일체화의 기술 빌딩 블록을 설명하는 단면 SEM 이미지(1400)이다. 도 14를 참조하면, PVD 스퍼터링된 Ti, W 또는 Ta 등의 일체화와 함께, 기판 유전성 빌드업 층 및 SiN 층을 통한 드릴링을 위한 UV 레이저가 설명된다.
도 15는 본 발명의 실시예에 따른, 표면 거칠기를 갖는 삽입 손실 편차에 대한 시뮬레이션을 도시하는 복수의 그래프(1500)를 포함한다. 도 15를 참조하면, 상호 접속부 트레이스 상에 SiN 캡핑에 의해 가능화된 200 ㎚의 어림잡은 등가의 Rq 상의 8 um/8 um 트레이스 폭/트레이스 간격에서 30 Gb/s 성능에 대해 cm당 최대 10%의 삽입 손실 향상이 설명된다.
도 16은 본 발명의 실시예에 따른, 표면 거칠기 및 유전성 손실 탄젠트를 갖는 삽입 손실 편차에 대한 시뮬레이션을 도시하는 복수의 그래프(1600)를 포함한다. 도 16을 참조하면, 상호 접속부 트레이스 상에 SiN 캡핑에 의해 가능화된 200 ㎚의 어림잡은 등가의 Rq 상의 8 um/8 um 트레이스 폭/트레이스 간격에서 25 Gb/s 성능에 대해 cm당 최대 13%의 삽입 손실 향상이 설명된다.
전체적으로, 본 명세서에 설명된 하나 이상의 실시예는 8 um/8 um FLS 미만의 고대역폭 용례를 위한 패키징 상호 접속 기술의 미래의 축소화를 가능하게 하는데 사용될 수 있다. 실시예는 8 um/8 um 패키징 상호 접속부 라인 미만의 FLS를 갖는 동일한 패키지 상의 고대역폭 통신의 가능화를 수반할 수 있다. 본 발명의 실시예는 예를 들어 스마트폰 또는 태블릿 뿐만 아니라 다른 시스템을 위한 시스템 온 칩(SOC)을 제조하기 위해 적합할 수 있다. BBUL 프로세스에 대해 상세히 전술되었지만, 다른 프로세스가 대신에 사용될 수 있다. 예를 들어, 다른 실시예에서, 반도체 다이는 기판의 코어 내에 수용된다. 다른 실시예에서, 팬-아웃층이 사용된다.
도 17은 본 발명의 실시예에 따른 컴퓨터 시스템(1700)의 개략도이다. 컴퓨터 시스템(1700)[또한 전자 시스템(1700)이라 칭함]은 도시된 바와 같이 본 명세서에 설명된 다수의 개시된 실시예 및 이들의 등가물 중 임의의 하나에 따른 초박형 유전층을 갖는 BBUL 반도체 패키지를 구체화할 수 있다. 컴퓨터 시스템(1700)은 넷북 컴퓨터와 같은 모바일 디바이스일 수 있다. 컴퓨터 시스템(1700)은 무선 스마트폰과 같은 모바일 디바이스일 수 있다. 컴퓨터 시스템(1700)은 데스크탑 컴퓨터일 수 있다. 컴퓨터 시스템(1700)은 소지형 리더일 수 있다. 컴퓨터 시스템(1700)은 시계일 수 있다.
실시예에서, 전자 시스템(1700)은 전자 시스템(1700)의 다양한 구성요소를 전기적으로 결합하기 위한 시스템 버스(1720)를 포함하는 컴퓨터 시스템이다. 시스템 버스(1720)는 다양한 실시예에 따른 단일 버스 또는 버스들의 임의의 조합이다. 전자 시스템(1700)은 집적 회로(1710)에 전력을 공급하는 전압 소스(1730)를 포함한다. 몇몇 실시예에서, 전압 소스(1730)는 시스템 버스(1720)를 통해 집적 회로(1710)에 전류를 공급한다.
집적 회로(1710)는 시스템 버스(1720)에 전기적으로 결합되고, 실시예에 따른 임의의 회로 또는 회로의 조합을 포함한다. 실시예에서, 집적 회로(1710)는 임의의 유형일 수 있는 프로세서(1712)를 포함한다. 본 명세서에 사용될 때, 프로세서(1712)는 이들에 한정되는 것은 아니지만, 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서 또는 다른 프로세서와 같은 임의의 유형의 회로를 의미할 수 있다. 실시예에서, 프로세서(1712)는 본 명세서에 개시된 바와 같이, 초박형 유전층을 갖는 BBUL 반도체 패키지를 포함하거나 그 내에 포함된다. 실시예에서, SRAM 실시예는 프로세서의 메모리 캐시에서 발견된다. 집적 회로(1710) 내에 포함될 수 있는 다른 유형의 회로는 휴대폰, 스마트폰, 호출기, 휴대용 컴퓨터, 2방향 무선 장치 및 유사한 전자 시스템과 같은 무선 디바이스에 사용을 위한 통신 회로(1714)와 같은 맞춤형 회로 또는 응용 주문형 집적 회로(ASIC)이다. 실시예에서, 프로세서(1710)는 정적 랜덤 액세스 메모리(SRAM)와 같은 온-다이 메모리(1716)를 포함한다. 실시예에서, 프로세서(1710)는 매립된 동적 랜덤 액세스 메모리(eDRAM)와 같은 매립된 온-다이 메모리(1716)를 포함한다.
실시예에서, 집적 회로(1710)는 후속의 집적 회로(1711)로 보충된다. 유용한 실시예는 이중 프로세서(1713) 및 이중 통신 회로(1715) 및 SRAM과 같은 이중 온-다이 메모리(1717)를 포함한다. 실시예에서, 이중 집적 회로(1710)는 eDRAM과 같은 매립된 온-다이 메모리(1717)를 포함한다.
실시예에서, 전자 시스템(1700)은 RAM의 형태의 메인 메모리(1742), 하나 이상의 하드 드라이브(1744) 및/또는 디스켓, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD), 플래시 메모리 드라이브 및 당 기술 분야에 공지된 다른 이동식 매체와 같은 이동식 매체(1746)를 취급하는 하나 이상의 드라이브와 같은 특정 용례에 적합한 하나 이상의 메모리 요소를 포함할 수 있는 외장 메모리(1740)를 또한 포함한다. 외장 메모리(1740)는 또한 실시예에 따른 단일 다이 메모리 또는 TSV 다이 스택과 같은 매립된 메모리(1448)일 수 있다.
실시예에서, 전자 시스템(1700)은 디스플레이 디바이스(1750) 및 오디오 출력(1760)을 또한 포함한다. 실시예에서, 전자 시스템(1700)은 키보드, 마우스, 트랙볼, 게임 컨트롤러, 마이크로폰, 음성-인식 디바이스 또는 전자 시스템(1700)에 정보를 입력하는 임의의 다른 입력 디바이스일 수 있는 컨트롤러(1770)와 같은 입력 디바이스를 포함한다. 실시예에서, 입력 디바이스(1770)는 카메라이다. 실시예에서, 입력 디바이스(1770)는 디지털 사운드 레코더이다. 실시예에서, 입력 디바이스(1770)는 카메라 및 디지털 사운드 레코더이다.
본 명세서에 개시된 바와 같이, 집적 회로(1710)는 다수의 개시된 실시예 및 이들의 등가물 중 임의의 하나에 따른 초박형 유전층을 갖는 BBUL 반도체 패키지, 전자 시스템, 컴퓨터 시스템, 집적 회로를 제조하는 하나 이상의 방법 및 다양한 실시예 및 이들의 분야-인식된 등가물에서 본 명세서에 설명된 바와 같은 다수의 개시된 실시예들 중 임의의 하나에 따른 초박형 유전층을 갖는 BBUL 반도체 패키지를 포함하는 전자 조립체를 제조하는 하나 이상의 방법을 포함하는, 다수의 상이한 실시예에서 구현될 수 있다. 요소, 재료, 기하학 구조, 치수 및 동작의 시퀀스는 초박형 유전층 실시예 및 이들의 등가물을 갖는 다수의 개시된 BBUL 반도체 패키지 중 임의의 하나에 따라 프로세서 실장 기판에 매립된 마이크로전자 다이를 위한 어레이 컨택트 카운트, 어레이 컨택트 구성을 포함하는 특정I/O 결합 요구에 적합하도록 모두 변경될 수 있다. 기초 기판은 도 17의 점선에 의해 표현된 바와 같이 포함될 수 있다. 수동 디바이스가 도 17에 또한 도시된 바와 같이, 또한 포함될 수도 있다.
따라서, 본 발명의 실시예는 초박형 유전층을 갖는 범프리스 빌드업 층(BBUL) 반도체 패키지를 포함한다.
실시예에서, 장치는 복수의 외부 도전성 범프를 갖는 집적 회로를 포함하는 반도체 다이를 포함한다. 반도체 패키지가 반도체 다이를 수용한다. 반도체 패키지는 복수의 외부 도전성 범프 위에 배치된 유전층을 포함한다. 도전성 비아가 유전층 내에 배치되고 복수의 도전성 범프 중 하나에 결합된다. 도전성 라인이 유전층 상에 배치되고 도전성 비아에 결합된다.
일 실시예에서, 반도체 패키지의 유전층은 하나 이상의 기판 빌드업 층을 포함한다.
일 실시예에서, 장치는 복수의 도전성 범프와 반도체 패키지의 유전층 사이에 배치된 실리콘 니트라이드층을 더 포함한다. 도전성 비아는 실리콘 니트라이드층 내에 배치된다.
일 실시예에서, 장치는 도전성 라인 상에 그리고 반도체 패키지의 유전층의 노출된 부분 상에 배치된 실리콘 니트라이드층을 더 포함한다.
일 실시예에서, 반도체 패키지의 도전성 라인은 반도체 패키지의 도전성 라우팅 패턴 내에 포함된다. 도전성 라우팅 패턴은 8 미크론/8 미크론 미세 라인 간격(fine line spacing:FLS) 미만의 미세 라인 간격을 갖는다.
일 실시예에서, 복수의 범프, 도전성 비아 및 도전성 라인은 구리로 구성된다.
일 실시예에서, 반도체 패키지는 범프리스 빌드업 층(BBUL) 기판을 포함하거나 범프리스 빌드업 층(BBUL) 기판이다.
실시예에서, 반도체 패키지는 이격된 도전성 라인의 패턴을 갖는 층을 포함한다. 제 1 유전층이 이격된 도전성 라인의 패턴의 도전성 라인들 상에 그리고 사이에 배치된다. 제 2 유전층이 제 1 유전층 위에 배치된다. 도전성 비아가 제 1 유전층 내에 배치된다. 도전성 라우팅 라인이 제 2 유전층 내에 배치되고 도전성 비아에 결합된다.
일 실시예에서, 제 1 및 제 2 유전층은 기판 유전성 빌드업 층이다.
일 실시예에서, 제 1 및 제 2 유전층은 비감광성 기판 유전성 빌드업 층이다.
일 실시예에서, 제 1 유전층은 비감광성 기판 유전성 빌드업 층이고, 제 2 유전층은 감광성 기판 유전성 빌드업 층이다.
일 실시예에서, 제 1 유전층은 감광성 기판 유전 빌드업 층이고, 제 2 유전층은 비감광성 기판 유전성 빌드업 층이다.
일 실시예에서, 제 1 및 제 2 유전층은 감광성 기판 유전성 빌드업 층이다.
일 실시예에서, 반도체 패키지는 제 1 및 제 2 유전층 사이에 직접 배치된 실리콘 니트라이드층을 더 포함한다. 도전성 비아는 실리콘 니트라이드층 내에 배치된다.
일 실시예에서, 반도체 패키지는 도전성 라우팅 라인 상에 그리고 제 2 유전층의 노출된 부분 상에 배치된 실리콘 니트라이드층을 더 포함한다.
일 실시예에서, 반도체 패키지는 제 1 및 제 2 유전층 사이에 직접 배치된 패터닝된 티타늄 니트라이드층을 더 포함한다. 도전성 비아는 패터닝된 티타늄 니트라이드층 내에 배치되고, 도전성 라우팅 라인은 패터닝된 티타늄 니트라이드층 상에 배치된다.
일 실시예에서, 이격된 도전성 라인의 패턴은 8 미크론/8 미크론 FLS 미만의 미세 라인 간격(FLS)을 갖는다.
일 실시예에서, 이격된 도전성 라인의 패턴, 도전성 비아 및 도전성 라우팅 라인은 구리로 구성된다.
일 실시예에서, 장치는 복수의 외부 전기 컨택트를 갖는 집적 회로를 포함하는 반도체 다이를 포함한다. 장치는 반도체 다이를 수용하는 반도체 패키지를 또한 포함한다. 반도체 패키지는 반도체 다이의 복수의 외부 컨택트에 결합된 복수의 이격된 도전성 라인을 갖는 층을 포함한다. 제 1 유전층이 이격된 도전성 라인의 패턴의 도전성 라인들 상에 그리고 사이에 배치된다. 제 2 유전층이 제 1 유전층 위에 배치된다. 도전성 비아가 제 1 유전층 내에 배치된다. 도전성 라우팅 라인이 제 2 유전층 내에 배치되고 도전성 비아에 결합된다.
일 실시예에서, 복수의 외부 전기 컨택트는 복수의 외부 범프이다.
일 실시예에서, 반도체 패키지의 제 1 및 제 2 유전층은 기판 유전성 빌드업 층이다.
일 실시예에서, 제 1 및 제 2 유전층 중 하나 또는 모두는 감광성 기판 유전성 빌드업 층이다.
일 실시예에서, 반도체 패키지는 제 1 및 제 2 유전층 사이에 직접 배치된 제 1 실리콘 니트라이드층을 더 포함한다. 도전성 비아는 제 1 실리콘 니트라이드층 내에 배치된다. 제 2 실리콘 니트라이드층이 도전성 라우팅 라인 상에 그리고 제 2 유전층의 노출된 부분 상에 배치된다.
일 실시예에서, 반도체 패키지는 제 1 및 제 2 유전층 사이에 직접 배치된 패터닝된 티타늄 니트라이드층을 더 포함한다. 도전성 비아는 패터닝된 티타늄 니트라이드층 내에 배치되고, 도전성 라우팅 라인은 패터닝된 티타늄 니트라이드층 상에 배치된다.
일 실시예에서, 반도체 패키지의 이격된 도전성 라인의 패턴은 8 미크론/8 미크론 FLS 미만의 미세 라인 간격(FLS)을 갖는다.
100: 매립된 다이-패키지(100) 102: 실리콘 다이
104: 다이 패드 106: 절연층
108: 도전성 범프 112: 제 1 유전층
114: 기판 빌드업 유전층 116: BBUL 금속층
118: BBUL 비아 구조체 120: 제 2 유전층

Claims (25)

  1. 복수의 외부 도전성 범프를 갖는 집적 회로를 포함하는 반도체 다이와,
    상기 반도체 다이를 수용하는 반도체 패키지를 포함하되,
    상기 반도체 패키지는 상기 복수의 외부 도전성 범프 위에 배치된 유전층, 상기 유전층 내에 배치되고 상기 복수의 외부 도전성 범프 중 하나에 결합된 도전성 비아, 및 상기 유전층 상에 배치되고 상기 도전성 비아에 결합되는 도전성 라인을 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 반도체 패키지의 유전층은 하나 이상의 기판 빌드업 층을 포함하는
    장치.
  3. 제 1 항에 있어서,
    상기 복수의 외부 도전성 범프와 상기 반도체 패키지의 유전층 사이에 배치된 실리콘 니트라이드층을 더 포함하고, 상기 도전성 비아는 상기 실리콘 니트라이드층 내에 배치되는
    장치.
  4. 제 1 항에 있어서,
    상기 도전성 라인 상에 그리고 상기 반도체 패키지의 유전층의 노출된 부분 상에 배치된 실리콘 니트라이드층을 더 포함하는
    장치.
  5. 제 1 항에 있어서,
    상기 반도체 패키지의 도전성 라인은 상기 반도체 패키지의 도전성 라우팅 패턴 내에 포함되고, 상기 도전성 라우팅 패턴은 8 미크론/8 미크론 미세 라인 간격(fine line spacing:FLS) 미만의 미세 라인 간격을 갖는
    장치.
  6. 제 1 항에 있어서,
    상기 복수의 외부 도전성 범프, 상기 도전성 비아 및 상기 도전성 라인은 모두 구리를 포함하는
    장치.
  7. 제 1 항에 있어서,
    상기 반도체 패키지는 범프리스 빌드업 층(BBUL) 기판을 포함하는
    장치.
  8. 이격된 도전성 라인의 패턴을 포함하는 층과,
    상기 이격된 도전성 라인의 패턴의 도전성 라인들 상에 그리고 그 사이에 배치된 제 1 유전층과,
    상기 제 1 유전층 위에 배치된 제 2 유전층과,
    상기 제 1 유전층 내에 배치된 도전성 비아와,
    상기 제 2 유전층 내에 배치되고 상기 도전성 비아에 결합된 도전성 라우팅 라인을 포함하는
    반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 유전층 및 상기 제 2 유전층은 기판 유전성 빌드업 층인
    반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 1 유전층 및 상기 제 2 유전층은 비감광성 기판 유전성 빌드업 층인
    반도체 패키지.
  11. 제 9 항에 있어서,
    상기 제 1 유전층은 비감광성 기판 유전성 빌드업 층이고, 상기 제 2 유전층은 감광성 기판 유전성 빌드업 층인
    반도체 패키지.
  12. 제 9 항에 있어서,
    상기 제 1 유전층은 감광성 기판 유전성 빌드업 층이고, 상기 제 2 유전층은 비감광성 기판 유전성 빌드업 층인
    반도체 패키지.
  13. 제 9 항에 있어서,
    상기 제 1 유전층 및 상기 제 2 유전층은 감광성 기판 유전성 빌드업 층인
    반도체 패키지.
  14. 제 8 항에 있어서,
    상기 제 1 유전층과 상기 제 2 유전층 사이에 직접 배치된 실리콘 니트라이드층을 더 포함하고, 상기 도전성 비아는 상기 실리콘 니트라이드층 내에 배치되는
    반도체 패키지.
  15. 제 8 항에 있어서,
    상기 도전성 라우팅 라인 상에 그리고 상기 제 2 유전층의 노출된 부분 상에 배치된 실리콘 니트라이드층을 더 포함하는
    반도체 패키지.
  16. 제 8 항에 있어서,
    상기 제 1 유전층과 상기 제 2 유전층 사이에 직접 배치된 패터닝된 티타늄 니트라이드층을 더 포함하고, 상기 도전성 비아는 상기 패터닝된 티타늄 니트라이드층 내에 배치되고, 상기 도전성 라우팅 라인은 상기 패터닝된 티타늄 니트라이드층 상에 배치되는
    반도체 패키지.
  17. 제 8 항에 있어서,
    상기 이격된 도전성 라인의 패턴은 8 미크론/8 미크론 미세 라인 간격(FLS) 미만의 미세 라인 간격을 갖는
    반도체 패키지.
  18. 제 8 항에 있어서,
    상기 이격된 도전성 라인의 패턴, 상기 도전성 비아 및 상기 도전성 라우팅 라인은 모두 구리를 포함하는
    반도체 패키지.
  19. 복수의 외부 전기 컨택트를 갖는 집적 회로를 포함하는 반도체 다이와,
    상기 반도체 다이를 수용하는 반도체 패키지를 포함하되,
    상기 반도체 패키지는
    상기 반도체 다이의 복수의 외부 전기 컨택트에 결합된 이격된 도전성 라인의 패턴을 포함하는 층과,
    상기 이격된 도전성 라인의 패턴의 도전성 라인들 상에 그리고 그 사이에 배치된 제 1 유전층과,
    상기 제 1 유전층 위에 배치된 제 2 유전층과,
    상기 제 1 유전층 내에 배치된 도전성 비아와,
    상기 제 2 유전층 내에 배치되고 상기 도전성 비아에 결합된 도전성 라우팅 라인을 포함하는
    장치.
  20. 제 19 항에 있어서,
    상기 복수의 외부 전기 컨택트는 복수의 외부 범프인
    장치.
  21. 제 19 항에 있어서,
    상기 반도체 패키지의 상기 제 1 유전층 및 상기 제 2 유전층은 기판 유전성 빌드업 층인
    장치.
  22. 제 21 항에 있어서,
    상기 제 1 유전층과 상기 제 2 유전층 중 하나 또는 모두는 감광성 기판 유전성 빌드업 층인
    장치.
  23. 제 19 항에 있어서,
    상기 반도체 패키지는,
    상기 제 1 유전층과 상기 제 2 유전층 사이에 직접 배치된 제 1 실리콘 니트라이드층 -상기 도전성 비아가 상기 제 1 실리콘 니트라이드층 내에 배치됨- 과,
    상기 도전성 라우팅 라인 상에 그리고 상기 제 2 유전층의 노출된 부분 상에 배치된 제 2 실리콘 니트라이드층을 더 포함하는
    장치.
  24. 제 19 항에 있어서,
    상기 반도체 패키지는,
    상기 제 1 유전층과 상기 제 2 유전층 사이에 직접 배치된 패터닝된 티타늄 니트라이드층을 더 포함하고, 상기 도전성 비아는 상기 패터닝된 티타늄 니트라이드층 내에 배치되고, 상기 도전성 라우팅 라인은 상기 패터닝된 티타늄 니트라이드층 상에 배치되는
    장치.
  25. 제 19 항에 있어서,
    상기 반도체 패키지의 이격된 도전성 라인의 패턴은 8 미크론/8 미크론 미세 라인 간격(FLS) 미만의 미세 라인 간격을 갖는
    장치.
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