KR101431890B1 - 불연속적인 얇은 반도체 웨이퍼 표면 피처들 - Google Patents

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Abstract

반도체 웨이퍼는 반도체 기판과 상기 반도체 기판상의 막들을 갖는다. 반도체 기판 및/또는 막들은 반도체 웨이퍼에서의 잔류 응력을 감소시키는 불연속면을 생성하는 적어도 하나의 에칭 라인을 갖는다. 반도체 웨이퍼에서의 잔류 응력을 감소시키는 것은 웨이퍼가 박형화될 때 웨이퍼의 휘어짐을 감소시킨다. 추가적으로, 층들의 단락을 방지하기 위해 에칭 라인들의 일부분을 채우는데에 격리 플러그가 이용될 수도 있다.

Description

불연속적인 얇은 반도체 웨이퍼 표면 피처들{DISCONTINUOUS THIN SEMICONDUCTOR WAFER SURFACE FEATURES}
본 발명개시는 일반적으로 집적 회로 (IC) 에 관한 것이다. 보다 구체적으로, 본 발명개시는 집적 회로들을 제조하는 것에 관한 것이다.
반도체 다이들은 기판의 활성 층 (active layer) 및 막 층 (film layer) 에서 트랜지스터들 및 다른 컴포넌트들의 집합체들을 포함한다. 일반적으로, 이러한 기판들은 반도체 물질들이며, 특히 실리콘이다. 추가적으로, 이러한 기판들은 희망하는 디바이스 동작을 획득하는데 필요한 두께보다 통상적으로 더 두껍다. 반도체 다이들은 반도체 웨이퍼로부터 단품화되거나 또는 다이싱된다. 통상적으로, 층들은 반도체 다이들을 형성하도록 단품화되거나 또는 다이싱된 반도체 웨이퍼들상에 퇴적된다.
두꺼운 기판들은 반도체 제조 동안에 트랜지스터 동작 이외에서의 장점들을 갖는다. 웨이퍼들 및/또는 다이들의 제조 동안, 기판은 다수의 공정들, 높은 온도, 및 툴들간의 이송 또는 심지어 제조 싸이트들간의 이송을 견뎌낸다. 이러한 이송들 동안에 기판은 파손될 수 있고, 그 결과로 시간과 자원들의 손실을 불러일으킨다. 두꺼운 기판들은 제조 동안에 파손될 가능성이 적을 것이다.
기판상에 퇴적된 막 층은 기판과는 상이한 응력을 가지며 그 결과로 불균형적인 응력을 불러일으킨다. 기판과 막 층사이에 응력이 불균형적이면, 기판은 평형 응력에 도달하기 위해 휘어지거나 또는 구부러질 수도 있다. 두꺼운 기판들은 막 층에 의해 부과된 응력을 얇은 기판들보다 균형을 잘 이루게 할 수 있다. 제조 동안에 얇은 기판들을 이용하는데 있어서의 문제점은 접착제들에 의해 얇은 기판을 두꺼운 지지 기판에 부착시킴으로써 통상적으로 해결되어 왔다. 지지 기판을 캐리어 웨이퍼라고 칭한다. 캐리어 웨이퍼는 제조 공정의 부분들의 완료 후에 분리되는데 이 기간동안에 얇은 기판은 부서질 위험이 있다.
캐리어 웨이퍼의 이용은 여러 이유들로 인해 바람직하지 않다. 캐리어 웨이퍼는 제조 비용을 추가시키지만 최종적인 제품에 대해서는 유형적인 가치를 추가시키지는 않는다. 추가적으로, 캐리어 웨이퍼를 얇은 기판에 부착시키는 접착제들은 반도체 웨이퍼의 얇은 기판상에 잔류물을 남긴다. 캐리어 웨이퍼는 제조 동안에 안정성을 제공하지만, 캐리어 웨이퍼로부터 얇은 기판을 박리 (releasing) 시키는 것은 제조상의 도전과제를 나타낸다.
얇은 기판을 이용한 하나의 제조 예는 적층형 IC들의 구성이다. 적층형 IC들은 다이들을 수직적으로 적층시킴으로써 디바이스 기능성을 증가시키며 다이 크기를 감소시킨다. 보다 작은 대지 면적에 보다 많은 사무소 공간이 들어가도록 해주는 고층 타워들과 마찬가지로, 적층형 IC들은 동일한 면적을 점유하면서 트랜지스터들 및 다른 컴포넌트들을 위한 보다 많은 공간을 제공한다.
적층형 IC들에서, 제 2 다이는 제 1 다이 위에 적층되어 3차원 (3D) 으로 확장하는 구성을 가능하게 한다. 적층형 IC들은 매우 많은 수의 컴포넌트들을 갖는 제품들이 작은 폼 팩터들에 끼워 넣어질 수 있도록 해준다. 반도체 다이의 컴포넌트 밀도는 다이에서의 컴포넌트들의 갯수를 다이 면적으로 나눈 것이다. 예를 들어, 동일한 다이상에 다이를 적층시키는 것은 동일한 면적에서 컴포넌트들의 갯수를 대략 두 배로 만들고 이로써 두 배의 컴포넌트 밀도를 불러일으킨다. 제 2 다이가 제 1 다이상에 적층될 때, 이 두 개의 다이들은 동일한 패키징을 공유하며, 이 패키징을 통해 외부 디바이스들과 통신한다.
통상적으로, 제 2 다이는 제 1 다이에 위치한 쓰루 실리콘 비아들을 갖는 외부 디바이스들 및 패키징에 결합된다. 쓰루 실리콘 비아들은 선택된 제조 기술에 부분적으로 기초하여, 애스펙트비 (aspect ratio) 에서 제한된다. 그 결과로서, 쓰루 실리콘 비아가 제 1 다이의 전체 높이만큼 연장될 수도 있는 것을 보장하기 위해 제 1 다이의 높이는 제한된다. 패키징 기판으로부터 제 2 다이까지 도전 경로를 획득하기 위해 쓰루 실리콘 비아는 제 1 다이의 전체 높이만큼 연장해야만 한다. 쓰루 실리콘 비아 제조를 수용하기 위해 제 1 다이의 높이가 감소할수록, 제 1 다이는 구조적 강도를 잃는다.
적층형 IC 를 제조하는 것은 통상적으로 제 1 다이들을 박형화 (thinning) 하기 전에 지지용 캐리어 웨이퍼에 제 1 다이를 부착시키는 것을 포함한다. 그런 후 제 1 다이들은 쓰루 실리콘 비아들의 높이를 수용하도록 박형화된다. 제 1 다이들의 반도체 웨이퍼는 적층형 IC 를 패키징하기 위해 박형화된 후 캐리어 웨이퍼로부터 박리되어야 한다. 하지만, 제 1 다이가 캐리어 웨이퍼로부터 박리되면, 제 1 다이는 기판과 막 층 사이에서 불균형적인 응력을 가질 수도 있다.
따라서, 웨이퍼상의 응력을 해소시킬 필요가 있다.
본 발명개시의 일 양태에 따르면, 반도체 웨이퍼는 전면과 후면을 갖는 반도체 기판을 포함한다. 반도체 웨이퍼는 또한 반도체 기판의 전면측에 막 층을 포함한다. 막 층과 반도체 기판 중 적어도 하나는 적어도 하나의 에칭 라인을 갖는 제 1 불연속면을 갖는다. 불연속면은 반도체 웨이퍼에서의 잔류 응력을 감소시킨다.
본 발명개시의 또 다른 양태에 따르면, 반도체 웨이퍼를 제조하기 위한 방법은 반도체 웨이퍼를 박형화하는 단계를 포함한다. 본 방법은 또한 불연속면을 형성하기 위해 반도체 웨이퍼를 박형화한 후 반도체 웨이퍼에서 적어도 하나의 에칭 라인을 에칭하는 단계를 포함한다. 불연속면은 반도체 웨이퍼에서의 응력을 제거시킨다.
본 발명개시의 추가적인 양태에 따르면, 반도체 웨이퍼는 반도체 기판을 포함한다. 반도체 웨이퍼는 또한 막 층을 포함한다. 반도체 웨이퍼는 반도체 기판과 막 층 중 적어도 하나에서의 응력을 제거시키기 위한 수단을 더 포함한다.
이후의 상세한 설명이 보다 잘 이해될 수 있도록 하기 위해 전술한 내용은 본 발명개시의 특징들 및 기술적 장점들을 다소 개략적으로 약술하였다. 본 발명개시의 청구항들의 내용을 형성하는 추가적인 특징들 및 장점들이 이후에 설명될 것이다. 개시된 개념 및 특정 실시형태들은 본 발명개시의 동일한 목적들을 수행하기 위한 다른 구조들을 변경하거나 설계하기 위한 기초로서 손쉽게 활용될 수도 있다는 것을 본 발명분야의 당업자에 의해 이해되어야 한다. 또한 이와 같은 등가적인 구성들은 첨부된 청구항들에서 설명된 본 발명개시의 기술로부터 벗어나지 않는다는 것을 본 발명분야에서의 당업자에 의해 자각되어야 한다. 본 발명개시의 구성 및 동작 방법 모두에 관한, 본 발명개시의 특성이라고 믿어지는 신규한 특징들은, 추가적인 목적들 및 장점들과 함께, 첨부 도면들과 관련되어 고려될 때에 아래의 설명으로부터 보다 잘 이해될 것이다. 하지만, 본 도면들 각각은 도해와 설명만을 목적으로 제공된 것일 뿐이며, 본 발명개시의 한계의 정의로서 의도된 것은 아님을 명확히 이해해야 한다.
본 발명개시의 보다 완전한 이해를 위해, 이제부터 첨부 도면들을 함께하면서 이하의 상세한 설명에 대해 언급한다.
도 1 은 본 발명개시의 실시형태가 이롭게 이용되는 예시적인 무선 통신 시스템을 보여주는 블럭도이다.
도 2 는 아래에서 개시된 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계를 위해 이용되는 설계 워크스테이션을 나타내는 블럭도이다.
도 3 은 적층형 IC 를 나타내는 블럭도이다.
도 4 는 인장 응력을 받는 다이를 나타내는 블럭도이다.
도 5 는 일 실시형태에 따른 예시적인 불연속면 피처들을 갖는 웨이퍼의 평면도를 나타내는 블럭도이다.
도 6 은 일 실시형태에 따른 예시적인 불연속면 피처들을 위한 제조 공정을 나타내는 블럭도이다.
도 7 은 일 실시형태에 따른 기판에서의 예시적인 불연속면 피처들을 갖는 웨이퍼의 단면도를 나타내는 블럭도이다.
도 8 은 일 실시형태에 따른 막 층에서의 예시적인 불연속면 피처들을 갖는 웨이퍼의 단면도를 나타내는 블럭도이다.
도 1 은 본 발명개시의 실시형태가 이롭게 이용되는 예시적인 무선 통신 시스템 (100) 을 보여주는 블럭도이다. 설명을 목적으로, 도 1 은 세 개의 원격 유닛들 (120, 130, 및 150) 과 두 개의 기지국들 (140) 을 도시한다. 일반적인 무선 통신 시스템들은 더 많은 원격 유닛들과 기지국들을 가질 수도 있다는 것을 인식할 것이다. 원격 유닛들 (120, 130, 및 150) 은 여기서 개시된 공정들에 의해 제조된 회로를 포함한, IC 디바이스들 (125A, 125B 및 125C) 을 포함한다. IC 를 포함한 임의의 디바이스는 또한, 기지국들, 스위칭 디바이스들, 및 네트워크 장비를 포함한, 여기서 개시된 공정들에 의해 제조된 개시된 피처들 및/또는 컴포넌트들을 갖는 반도체 컴포넌트들을 포함할 수도 있다. 도 1 은 기지국 (140) 으로부터 원격 유닛들 (120, 130, 및 150) 로의 순방향 링크 신호들 (180) 과 원격 유닛들 (120, 130, 및 150) 로부터 기지국 (140) 으로의 역방향 링크 신호들 (190) 을 도시한다.
도 1 에서, 원격 유닛 (120) 은 모바일 전화기로서 도시되고, 원격 유닛 (130) 은 휴대형 컴퓨터로서 도시되며, 원격 유닛 (150) 은 무선 로컬 루프 시스템에서의 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 휴대용 개인 정보 단말기 (PDA), 고정 위치 데이터 유닛, 및 컴퓨터와 같은 디바이스일 수도 있다. 도 1 은 본 발명개시의 교시에 따라 원격 유닛들을 도시하지만, 본 발명개시는 이러한 예시적인 도시된 유닛들로 한정되지 않는다. 본 발명개시는 후술하는 반도체 컴포넌트들을 포함한 임의의 디바이스에서 적절하게 이용될 수도 있다.
도 2 는 아래에서 개시된 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계를 위해 이용되는 설계 워크스테이션을 나타내는 블럭도이다. 설계 워크스테이션 (200) 은 오퍼레이팅 시스템 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD 와 같은 설계 소프트웨어를 포함한 하드 디스크 (201) 를 포함한다. 설계 워크스테이션 (200) 은 또한 회로 (210) 또는 반도체 웨이퍼 (212) 의 설계를 용이하게 해주기 위한 디스플레이를 포함한다. 회로 설계 (210) 또는 반도체 웨이퍼 (212) 를 유형적으로 저장하기 위해 저장 매체 (204) 가 제공된다. 회로 설계 (210) 또는 반도체 웨이퍼 (212) 는 GDSII 또는 GERBER 과 같은 파일 포맷으로 저장 매체 (204) 상에 저장될 수도 있다. 저장 매체 (204) 는 CD-ROM, DVD, 하드 디스크, 플래쉬 메모리, 또는 다른 적절한 디바이스일 수도 있다. 뿐만 아니라, 설계 워크스테이션 (200) 은 저장 매체 (204) 로부터 입력을 받아들이거나 또는 저장 매체 (204) 로 출력을 기입하기 위한 드라이브 장치 (203) 를 포함한다.
저장 매체 (204) 상에 기록된 데이터는 논리 회로 구성들, 포토리소그래피 마스크들을 위한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 시리얼 기입 툴들을 위한 마스크 패턴 데이터를 명시할 수도 있다. 데이터는 논리 시뮬레이션들과 연관된 순 회로들 또는 타이밍도들과 같은 논리 검증 데이터를 더 포함할 수도 있다. 저장 매체 (204) 상의 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 공정들의 횟수를 감소시킴으로써 회로 설계 (210) 또는 반도체 웨이퍼 (212) 의 설계를 용이하게 해준다.
도 3 은 적층형 IC 를 나타내는 블럭도이다. 적층형 IC (300) 는 패키징 기판 (310) 을 포함한다. 패키징 기판 (310) 은 볼 그리드 어레이에서의 범프들과 같은 패키징 연결부 (322) 를 통해 제 1 계층 다이 (320) 에 결합된다. 이와 달리, 핀들 또는 다른 적절한 패키징 연결부들이 이용될 수도 있다. 제 2 계층 다이 (330) 는 볼 그리드 어레이에서의 범프들과 같은 패키징 연결부 (332) 를 통해 제 1 계층 다이 (320) 에 결합된다. 제 1 계층 다이 (320) 는 쓰루 실리콘 비아들 (324) 을 포함한다. 쓰루 실리콘 비아들 (324) 은 제 1 계층 다이 (320) 의 전체 높이만큼 연장하고, 패키징 기판 (310) 을 패키징 연결부 (332) 에 결합시켜서 패키징 기판 (310) 으로부터의 제 1 계층 다이 (320) 또는 제 2 계층 다이 (330) 로의 통신을 가능하게 해준다. 추가적인 다이들 (미도시) 이 제 2 계층 다이 (330) 의 상단에 더 적층될 수도 있다.
적층형 IC (300) 와 같은, 적층형 IC 들은 3D 적층을 통해 2D IC 상에서 달성될 수 있는 것보다 높은 밀도의 IC들의 제조를 가능하게 해준다. 예를 들어, 제 2 계층 다이 (330) 는 메모리 또는 캐시 디바이스일 수도 있으며, 제 1 계층 다이 (320) 는 프로세서 또는 다른 논리 회로일 수도 있다. 마이크로프로세서들의 다이 영역의 대부분은 L2 캐시에 의해 점유된다. 논리 회로상에 캐시를 적층시키는 것은 마이크로프로세서의 다이 크기를 감소시킬 수도 있다. 이와 달리, 마이크로프로세서와 분리되어 다이들상에 위치한 DRAM 컴포넌트들을 마이크로프로세서상에 적층시킬 수도 있다. 마이크로프로세서상에 DRAM 컴포넌트들을 적층시키는 것은 마더보드상에서의 공간적 제약성을 감소시킬 수도 있다. 추가적으로, DRAM 컴포넌트들을 마이크로프로세서에 보다 가깝게 위치시키는 것은 레이턴시를 감소시킬 수도 있고, 보다 높은 클럭 레이트들과 같은, DRAM 컴포넌트들에 대한 대역폭을 증가시키는 방법들의 이용을 가능하게 해준다. 적어도 이러한 이유들로 인해, 적층형 IC들을 이용하여 달성될 수 있는 컴포넌트들의 보다 높은 밀도들은 미래의 IC들의 개발을 지원할 것으로 예상된다.
제 2 계층 다이 (330) 가 제 1 계층 다이 (320) 에 부착될 때, 제 1 계층 다이 (320) 상에 가해진 물리적 힘의 결과로서 손상이 발생할 수도 있다. 제 1 계층 다이 (320) 의 두께는 이러한 물리적 힘들을 견뎌내는 제 1 계층 다이 (320) 의 기계적 강도에 대응한다. 따라서, 제 1 계층 다이 (320) 가 박형화되어 쓰루 실리콘 비아들 (324) 을 노출시킬 때, 제 2 계층 다이 (330) 의 부착 동안의 제 1 계층 다이 (320) 에 대한 손상은 더욱 발생하기 쉽다.
도 4 는 인장 응력을 받는 다이를 나타내는 블럭도이다. 다이 (400) 는 기판 (412) 과 막 층 (414) 을 갖는다. 기판 (412) 은, 예를 들어, 벌크 실리콘 또는 다른 반도체 물질들 및 트랜지스터들과 같은 컴포넌트들의 활성층을 포함한다. 막 층 (414) 은 상호연결부, 비아, 실리콘 질화물 또는 실리콘 산화물과 같은 절연층들, 및 접촉부와 같은 추가적인 층들을 포함할 수도 있다. 쓰루 실리콘 비아들 (416) 은 기판 (412) 에 위치하여 기판 (412) 의 전면 (413) 과 기판 (412) 의 후면 (411) 간의 결합을 가능하게 해준다. 예를 들어, 다이 (400) 는 패키징 기판 (미도시) 상에 실장된 적층형 IC 에서의 제 1 계층일 수도 있다. 이 경우, 쓰루 실리콘 비아들 (416) 은 적층형 IC 의 제 2 계층을 패키징 기판에 결합시킬 수도 있다.
쓰루 실리콘 비아들 (416) 은 예컨대 반응성 이온 에칭, 습식 에칭, 또는 레이저 드릴링과 같은 에칭 기술들로 형성된다. 쓰루 실리콘 비아들 (416) 의 높이는 제한되며, 이것은 쓰루 실리콘 비아들 (416) 의 폭에 의해 부분적으로 결정된다. 예를 들어, 에칭 공정은 10:1 의 에칭비를 가질 수도 있는데, 이 에칭비는 에칭이 쓰루 실리콘 비아들 (416) 의 폭의 10 배만큼 깊게 진행할 수만 있다는 것을 나타낸다. 이 경우, 1 ㎛ 쓰루 실리콘 비아는 10 ㎛ 깊이로 에칭될 수도 있다. 따라서, 기판 (412) 의 높이는 선택된 에칭 공정 및 쓰루 실리콘 비아들 (416) 의 폭에 의해 허용된 것보다 작아야 한다. 이 경우, 기판 (412) 의 높이는 10 ㎛ 이어야 한다. 기판 (412) 을 처리하는 문제점들이 기판 (412) 을 적절한 높이까지 박형화한 후에 발생할 수도 있다.
기판 (412) 의 기계적 강도는 기판 (412) 의 높이에 비례한다. 따라서, 쓰루 실리콘 비아들 (416) 이 전면 (413) 으로부터 후면 (411) 으로 연장하는 것이 가능할 수 있도록 기판 (412) 의 높이를 감소시키는 것은 기판 (412) 의 기계적 강도를 감소시킨다. 막 층 (414) 은 기판 (412) 의 박형화 동안에 고정된 높이로 유지된다. 따라서, 기판 (412) 은 기판 (412) 의 높이와 상관없이 막 층 (414) 에서 구축된 동일한 레벨의 응력들을 지탱하기 위한 강도를 덜 갖는다. 막 층 (414) 에서의 응력들은 막 층 (414) 을 구성하는 막들의 종류 및 갯수에 따라 잔류 압축 응력 또는 잔류 인장 응력일 수 있다. 만약 기판 (412) 상에 순 잔류 압축 응력이 존재하면, 기판 (412) 은 바깥방향으로 밀쳐지려 할 것이며 전체의 어셈블리는 프라운 형상 (frown shape) 으로 구부러질 것이다. 만약 기판 (412) 상에 순 잔류 인장 응력이 존재하면, 기판 (412) 은 안쪽방향으로 밀쳐지려 할 것이며 전체의 어셈블리는 스마일 형상 (smile shape) 으로 구부러질 것이다.
뿐만 아니라, 온도가 막 층 (414) 과 기판 (412) 에서의 응력에 영향을 미칠 수도 있다. 예를 들어, 온도가 상승하면 상이한 물질들은 상이한 레이트들로 팽창할 수도 있다. 만약 막 층 (414) 이 기판 (412) 보다 빠른 레이트로 팽창하면, 기판 (412) 은 기계적 강도의 부족으로 인해 휘어질 수도 있다. 휘어짐은 기판 (412) 의 활성 층에서의 컴포넌트들, 막 층 (414) 에서의 구조물들을 손상시킬 수도 있거나, 또는 이후의 제조시에 문제들을 야기키실 수도 있다.
추가적으로, 기판 (412) 상의 활성 층에서의 컴포넌트들은 특정 응력 범위들에서 적절하게 기능을 하도록 설계된다. 예를 들어, 인장 응력은 nFET 디바이스들에서 캐리어 이동도를 향상시킨다.
막 층 (414) 에서 응력을 구축하는 것에 추가하여, 제조 공정들은 기판 (412) 의 전면 (413) 을 손상시킨다. 반응성 이온 에칭 및 금속 퇴적과 같은 플라즈마 공정들 동안에 기판 (412) 에 대한 활동적인 입자들의 충돌에 의해 손상이 야기된다. 이 손상은 또한 습식 에칭 또는 클리닝 동안에 이용된 화학물질들에 대한 노출에 의해 야기될 수도 있다. 기판 (412) 의 전면 (413) 이 손상될 때, 손상된 부분의 응력은 기판 (412) 의 벌크와는 상이하다. 이러한 응력 차이들은 제조시에 추가적인 휘어짐 문제들을 불러일으킨다.
막 층 또는 기판에서의 응력의 해소는 기판 및/또는 막 층들의 에칭을 수행하여 불연속면을 형성함으로써 달성될 수도 있다. 에칭된 영역들은 불연속면에서의 원자들이 팽창하고 평형상태에 도달할 수 있도록 하는 것에 의한 응력 제거를 제공한다. 아래에서는 불연속면 피처들을 보다 자세하게 설명할 것이다.
도 5 는 일 실시형태에 따른 예시적인 불연속면 피처들을 갖는 웨이퍼의 정면도를 나타내는 블럭도이다. 웨이퍼 (510) 의 정면도가 도시된다. 웨이퍼 (510) 는 다이들을 분리하는데 이용될 수도 있는, 다이싱 채널들 (518) 에 의해 분리된 다이들 (514) 을 포함한다. 박스 (512) 에서는 다이들의 서브세트가 도시된다. 박스 (512) 는 웨이퍼 (510) 상의 다이들 (514) 을 나타낸다. 다이들 (514) 은 활성 층을 포함한 기판 및 막 층들을 포함한다. 막 층과 기판간의 응력 차이들은 층들이 평형에 도달할 때 웨이퍼 (510) 의 휘어짐을 생성시킨다. 에칭 라인들 (516) 은 응력을 제거하는 불연속면 피처들을 형성하기 위해 막 층, 기판의 활성 층, 벌크 실리콘의 전면, 벌크 실리콘의 후면, 또는 이들의 임의의 조합으로부터 제거된 물질의 라인들이다.
에칭 라인들 (516) 은 웨이퍼 (510) 또는 다이들 (514) 의 다른 전기적 특성들에 영향을 미치지 않는다. 예를 들어, 에칭 라인들이 막 층에 있을 때, 에칭 라인들은 상호접속부들 또는 비아들이 절단되지 않도록 상호접속부들 주변에서 구부러질 수도 있다. 뿐만 아니라, 만약 에칭 라인들 (516) 이 기판의 활성 층에 있을 때, 에칭 라인들 (516) 은 기판의 활성 층에서의 소스/드레인 영역들 또는 채널들 주변에서 구부러질 수도 있다.
만약 막 층이 상이한 물질들의 다중층들을 포함하면, 에칭 라인들 (516) 의 일부분은 막 층의 제 1 층에 있을 수도 있고, 에칭 라인들 (516) 의 일부분은 막 층의 제 2 층에 있을 수도 있다. 이 방식에서, 에칭 라인들 (516) 은 웨이퍼 (510) 에서 상이한 높이들에 위치할 수도 있다. 에칭 라인들 (516) 은 실질적으로 직교하는 수직 및 수평 라인들로서 도시되지만, 임의의 형상을 취할 수도 있다. 후술하는 바와 같이, 형상은 포토리소그래피 공정에서 에칭 라인들 (516) 을 형성할 때 정의될 수도 있다.
에칭 라인들 (516) 을 형성하는 것은 전자 빔 리소그래피 또는 딥 UV 포토리소그래피와 같은 포토리소그래피 기술들과 결합되어 이용되는 반응성 이온 에칭 또는 습식 에칭과 같은 에칭 기술들을 이용하여 달성될 수도 있다. 이하에서는 도 6 을 참조하여 제조 공정을 보다 자세하게 설명할 것이다.
도 6 은 일 실시형태에 따른 예시적인 불연속면 피처들을 위한 제조 공정을 나타내는 블럭도이다. 블럭 (620) 에서, 포토레지스트가 웨이퍼상에 퇴적된다. 포토레지스트 물질은 노광 동안에 이용되는 광원에 매칭하도록 선택된다. 예를 들어, 광원이 전자 빔이라면, 웨이퍼상에 폴리메틸메타크릴레이트가 퇴적될 수도 있다. 블럭 (630) 에서는, 블럭 (620) 에서 퇴적된 포토레지스트에 대해 적절한 광원을 이용하여 포토레지스트가 마스크를 통해 노광된다. 마스크는 도 5 에서 도시된 에칭 라인들과 같은 피처들을 포함한다.
만약 블럭 (620) 에서 포지티브 톤 포토레지스트가 퇴적되면, 광원에 노광된 영역들은 포토레지스트의 현상 이후에 용해되어 없어질 것이다. 노광되지 않은 포토레지스트는 남게될 물질의 에칭을 이후의 공정들 동안에서 방지하기 위한 마스크로서 역할을 한다.
만약 블럭 (620) 에서 네거티브 톤 포토레지스트가 퇴적되면, 광원에 노광되지 않은 영역들이 포토레지스트의 현상 이후에 용해되어 없어질 것이다. 금속을 퇴적시키고 포토레지스트를 리프팅 어웨이 (lifting away) 하는 것과 같은 본 발명분야에서 잘 알려진 톤 반전 공정이 수행될 수도 있다.
블럭 (640) 에서, 반응성 이온 에칭과 같은 에칭이 수행되어 웨이퍼상의 물질들을 제거시킬 수도 있다. 불연속면 피처들을 위해 타겟화된 물질을 제거하기 위해 에칭 화학물질이 선택된다. 예를 들어, 만약 실리콘 질화물층이 에칭되어 불연속적 실리콘 질화물 표면을 형성하는 것이라면, CF4 를 포함한 반응성 이온 에칭이 선택될 수도 있다. 추가적으로, 막 층의 하나 보다 많은 층들이 에칭될 수도 있다. 예를 들어, 에칭은 실리콘 질화물층과 금속층을 제거시킬 수도 있다. 이 경우, 단일 에칭 화학물질 또는 다중 에칭 화학물질들이 이용될 수도 있다.
에칭이 완료된 후, 블럭 (650) 에서 임의의 남아있는 포토레지스트를 벗겨낸다. 웨이퍼상의 잔류물을 제거하기 위해 포토레지스트를 벗겨내는 것의 일부로서 추가적인 클리닝 및 린싱 단계들이 수행될 수도 있다.
이와 달리, 블럭 (630) 에서 노광을 위해 이용된 마스크는 반전되어 톤 반전 공정 없이 공정이 네거티브 톤 포토레지스트와 동작할 수 있도록 해줄 수도 있다.
또 다른 실시형태에 따르면, 불연속면이 포커싱된 이온 빔을 이용하여 형성될 수도 있다. 이 실시형태에서는 포토레지스트가 이용되지 않는다. 포커싱된 이온 빔이 웨이퍼의 표면을 가로질러 스캐닝되고 포커싱된 이온 빔이 스캐닝되는 곳에서의 웨이퍼상의 물질들은 에칭된다. 예를 들어, 도 5 에서 도시된 에칭 라인들과 같은 라인들이 포커싱된 이온 빔에 의해 스캐닝될 수도 있다.
일 실시형태에서, 기판에서의 응력을 제거시키기 위해 웨이퍼의 기판에서 예시적인 불연속면 피처들이 형성된다. 도 7 은 기판에서의 예시적인 불연속면 피처들을 갖는 웨이퍼의 단면도를 나타내는 블럭도이다. 웨이퍼 (700) 는 기판 (710) 을 포함한다. 도 6 을 참조하여 상술한 제조 공정들을 통해 형성된 에칭 라인 (712) 은 불연속면 피처를 야기시킨다. 에칭 라인 (712) 에서, 기판 (710) 의 원자 평면들은 파괴되며, 기판 (710) 에서의 응력을 제거시키도록 원자 평면들은 에칭 라인 (712) 내로 확장되는 것이 허용된다. 에칭 라인 (712) 은 기판 (710) 의 전측면에 있을 수도 있거나 또는 후측면에 있을 수도 있다.
또 다른 실시형태에서, 막 층에서의 응력을 제거시키기 위해 웨이퍼의 막 층에서 예시적인 불연속면 피처들이 형성된다. 도 8 은 막 층에서의 예시적인 불연속면 피처들을 갖는 웨이퍼의 단면도를 나타내는 블럭도이다. 웨이퍼 (800) 는 기판 (810) 과 막 층 (830) 을 포함한다.
막 층 (830) 은 에칭 라인 (832) 을 포함한다. 에칭 라인 (832) 은 막 층 (830) 에서 불연속면 피처를 야기시킨다. 에칭 라인 (832) 에서, 막 층 (830) 에서의 원자 평면들은 막 층 (830) 에서의 응력을 제거시키도록 확장될 수도 있다. 단일 에칭 라인이 도시되지만, 다중 에칭 라인들이 또한 제공될 수 있다. 에칭 라인 (532) 은 기판 (810) 의 전면에 있을 수도 있거나 또는 후면에 있을 수도 있다.
에칭 라인 (832) 이 막 층 (830) 에서 형성된 후, 격리 플러그 (834) 가 에칭 라인 (832) 을 부분적으로 또는 완전히 채우도록 퇴적될 수도 있다. 격리 플러그 (834) 는 막 층 (830) 상에 퇴적된 미래의 층들이 막 층 (830) 을 방해하지 않도록 해준다. 예를 들어, 금속층이 막 층 (830) 상에 퇴적되면, 막 층 (830) 에서의 상호접속부들 또는 비아들은 금속층에 의해 단락될 수도 있다. 격리 플러그 (834) 를 위해 이용된 물질들의 바람직한 특성들은 박리를 방지하기 위해 막 층 (830) 과 격리 플러그 (834) 간의 양호한 접착력 및 매칭된 열적 팽창 계수를 포함한다. 격리 플러그 (834) 는, 예컨대, 실리콘 이산화물, 실리콘 질화물, 또는 폴리이미드일 수도 있다.
비록 도시되지는 않았지만, 격리 플러그 (834) 는 막 층 (830) 과 동일평면상에 있을 수도 있다. 격리 플러그 (834) 의 퇴적 이후, 화학적 기계적 폴리싱 공정을 이용하여 격리 플러그 (834) 를 막 층 (830) 과 동일평면상에 있게 할 수도 있다.
도 8 에서는 단하나의 막 층이 도시되지만, 막 층은 실리콘 산화물 또는 실리콘 질화물과 같은 절연층들, 트랜지스터들 또는 캐패시터들과 같은 컴포넌트들, 및 구리 또는 알루미늄 층들을 포함한 상호접속부 또는 비아들의 다중층들을 포함할 수도 있다. 상기와 같이, 에칭 라인(들) 은 임의의 하나 이상의 막 층들에 있을 수 있다.
도 7 을 참조하여 위에서 설명한 기판에서의 불연속면 피처들 및 도 8 을 참조하여 위에서 설명한 막 층에서의 불연속면 피처들은 웨이퍼의 다수의 위치들에서의 응력을 제거시키기 위한 하나의 실시형태에 따라 웨이퍼상에서 조합으로 이용될 수도 있다.
용어 "쓰루 실리콘 비아" 는 말그대로 실리콘을 포함하지만, 쓰루 실리콘 비아들은 반드시 실리콘으로 구성될 필요는 없다라는 것을 유념해둔다. 오히려, 물질은 임의의 디바이스 기판 물질일 수 있다.
본 발명개시 및 그의 장점들을 자세하게 설명하였지만, 다양한 변경들, 대체물들, 및 변동들이 첨부된 청구범위들에 의해 정의된 본 발명개시의 기술로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서에서 설명된 물질, 수단, 방법, 및 단계의 프로세스, 머신, 제조품, 구성의 특정한 실시형태들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시형태들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제조품, 구성을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 프로세스, 머신, 제조품, 구성을 청구항의 범위내에 포함하는 것을 의도한다.

Claims (26)

  1. 반도체 웨이퍼로서,
    제 1 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제 1 면 전(前)면 상의 막 층; 및
    적어도 하나의 에칭 라인의 적어도 일부분을 채우는 비도전성 격리 플러그 (isolation plug) 를 포함하며,
    상기 막 층과 상기 반도체 기판 중 적어도 하나는 상기 막 층 또는 상기 반도체 기판의 피처들 주변에 배치된 적어도 하나의 에칭 라인을 포함한 상기 제 1 불연속면을 가지며, 상기 제 1 불연속면은 상기 반도체 웨이퍼에서의 잔류 응력을 감소시키고,
    상기 비도전성 격리 플러그는, 고체 절연 물질로 완전히 채워지고, 상기 반도체 기판에 인접한 상기 막 층의 표면에 반대편인 상기 막 층의 표면과 같은 높이인, 반도체 웨이퍼.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 에칭 라인은 상기 반도체 웨이퍼의 휘어짐 (warpage) 을 감소시키는, 반도체 웨이퍼.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 에칭 라인을 포함한 상기 막 층에 제 2 불연속면을 더 포함하며, 상기 제 1 불연속면은 또한 상기 막 층에 있는 것인, 반도체 웨이퍼.
  4. 제 3 항에 있어서,
    상기 제 1 불연속면은 실질적으로 상기 제 2 불연속면에 직교하는, 반도체 웨이퍼.
  5. 제 1 항에 있어서,
    상기 비도전성 격리 플러그는 실리콘 산화물 막을 포함하는, 반도체 웨이퍼.
  6. 제 1 항에 있어서,
    상기 막 층은 실리콘 질화물 층을 포함하며, 상기 제 1 불연속면은 상기 실리콘 질화물 층에 있는, 반도체 웨이퍼.
  7. 제 1 항에 있어서,
    상기 제 1 불연속면은 서로 실질적으로 직교하는 적어도 두 개의 에칭 라인들을 포함하는, 반도체 웨이퍼.
  8. 제 1 항에 있어서,
    상기 반도체 웨이퍼는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 휴대용 개인 정보 단말기 (PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택된 디바이스내에 통합되는, 반도체 웨이퍼.
  9. 제 1 항에 있어서,
    상기 막 층의 상기 피처들은 상호연결부들 또는 비아들을 포함하는, 반도체 웨이퍼.
  10. 제 1 항에 있어서,
    상기 반도체 기판의 상기 피처들은 소스/드레인 영역들 또는 채널들을 포함하는, 반도체 웨이퍼.
  11. 반도체 웨이퍼로서,
    반도체 기판;
    상기 반도체 기판의 제 1 면 상의 막 층;
    상기 반도체 기판과 상기 막 층 중 적어도 하나에서의 응력을 제거하기 위한 수단으로서, 상기 응력 제거 수단은 상기 막 층 또는 상기 반도체 기판의 피처들 주변에 배치되는, 상기 응력 제거 수단; 및
    상기 응력 제거 수단의 적어도 일부분을 채우는 전기적 격리 수단으로서, 상기 격리 수단은, 고체 절연 물질을 포함하고, 상기 반도체 기판에 인접한 상기 막 층의 표면에 반대편인 상기 막 층의 표면과 같은 높이인, 상기 격리 수단을 포함하는, 반도체 웨이퍼.
  12. 제 11 항에 있어서,
    상기 격리 수단은 상기 응력 제거 수단에 걸친 신호들의 단락을 방지하는, 반도체 웨이퍼.
  13. 제 11 항에 있어서,
    상기 응력 제거 수단은 상기 막 층에 배치되는, 반도체 웨이퍼.
  14. 제 11 항에 있어서,
    상기 응력 제거 수단은 상기 반도체 기판에 배치되는, 반도체 웨이퍼.
  15. 제 11 항에 있어서,
    상기 반도체 웨이퍼는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 휴대용 개인 정보 단말기 (PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성된 그룹으로부터 선택된 디바이스내에 통합되는, 반도체 웨이퍼.
  16. 제 11 항에 있어서,
    상기 막 층의 상기 피처들은 상호연결부들 또는 비아들을 포함하는, 반도체 웨이퍼.
  17. 제 11 항에 있어서,
    상기 반도체 기판의 상기 피처들은 소스/드레인 영역들 또는 채널들을 포함하는, 반도체 웨이퍼.
  18. 반도체 웨이퍼를 제조하는 방법으로서,
    제 1 면을 갖는 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 상기 제 1 면 전(前)면 상에 막 층을 제공하는 단계;
    상기 반도체 웨이퍼 내의 응력을 제거하는 제 1 불연속면을 형성하도록 상기 반도체 기판 및 상기 막 층 중 적어도 하나에 적어도 하나의 에칭 라인을 에칭하는 단계로서, 상기 적어도 하나의 에칭 라인은 상기 반도체 기판 또는 상기 막 층의 피처들 주변에 배치되는, 상기 에칭하는 단계;
    고체 절연 물질로 완전히 채워진 비도전성 격리 플러그로 상기 제 1 불연속 면의 상기 적어도 하나의 에칭 라인의 적어도 일부를 채우는 단계; 및
    상기 비도전성 격리 플러그가, 상기 반도체 기판에 인접한 상기 막 층의 표면에 반대편인 상기 막 층의 표면과 동일한 높이가 되도록 백그라인딩 (backgrinding) 하는 단계를 포함하는, 반도체 웨이퍼를 제조하는 방법.
  19. 제 18 항에 있어서,
    상기 적어도 하나의 에칭 라인을 에칭하는 단계는, 상기 반도체 웨이퍼의 휘어짐 (warpage) 을 감소시키는, 반도체 웨이퍼를 제조하는 방법.
  20. 제 18 항에 있어서,
    제 2 불연속면을 형성하도록 상기 막 층 내에 적어도 하나의 에칭 라인을 에칭하는 단계를 더 포함하고, 상기 제 1 불연속면은 또한 상기 막 층에 있는 것인, 반도체 웨이퍼를 제조하는 방법.
  21. 제 20 항에 있어서,
    상기 제 1 불연속면은 실질적으로 상기 제 2 불연속면에 직교하는, 반도체 웨이퍼를 제조하는 방법.
  22. 제 18 항에 있어서,
    상기 비도전성 격리 플러그는 실리콘 산화물 막을 포함하는, 반도체 웨이퍼를 제조하는 방법.
  23. 제 18 항에 있어서,
    상기 막 층은 실리콘 질화물 층을 포함하며, 상기 제 1 불연속면은 상기 실리콘 질화물 층에 있는, 반도체 웨이퍼를 제조하는 방법.
  24. 제 18 항에 있어서,
    상기 적어도 하나의 에칭 라인을 에칭하는 단계는, 상기 반도체 웨이퍼 내의 응력을 제거하는 상기 제 1 불연속면을 형성하도록 상기 반도체 기판 및 상기 막 층 중 적어도 하나에 실질적으로 서로 직교하는 적어도 두 개의 에칭 라인들을 에칭하는 단계를 포함하고,
    상기 적어도 두 개의 에칭 라인들은 상기 반도체 기판 또는 상기 막 층의 상기 피처들 주변에 배치되는, 반도체 웨이퍼를 제조하는 방법.
  25. 제 18 항에 있어서,
    상기 막 층의 상기 피처들은 상호연결부들 또는 비아들을 포함하는, 반도체 웨이퍼를 제조하는 방법.
  26. 제 18 항에 있어서,
    상기 반도체 기판의 상기 피처들은 소스/드레인 영역들 또는 채널들을 포함하는, 반도체 웨이퍼를 제조하는 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8417922B2 (en) * 2006-08-02 2013-04-09 Qualcomm Incorporated Method and system to combine multiple register units within a microprocessor
US8445994B2 (en) 2009-05-07 2013-05-21 Qualcomm Incorporated Discontinuous thin semiconductor wafer surface features
US20110265869A1 (en) 2010-04-29 2011-11-03 Skyline Solar, Inc. Thin film coating pinning arrangement
JP2013542599A (ja) * 2010-09-30 2013-11-21 フリースケール セミコンダクター インコーポレイテッド 半導体ウェハを処理するための方法、半導体ウェハおよび半導体デバイス
US9355967B2 (en) 2013-06-24 2016-05-31 Qualcomm Incorporated Stress compensation patterning
US9397051B2 (en) 2013-12-03 2016-07-19 Invensas Corporation Warpage reduction in structures with electrical circuitry
US9761539B2 (en) 2015-06-29 2017-09-12 Globalfoundries Inc. Wafer rigidity with reinforcement structure
KR102634946B1 (ko) 2016-11-14 2024-02-07 삼성전자주식회사 반도체 칩

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186119A (ja) * 1997-12-20 1999-07-09 Samsung Electron Co Ltd 半導体基板の製造方法
US6103593A (en) * 1998-02-13 2000-08-15 Advanced Micro Devices, Inc. Method and system for providing a contact on a semiconductor device
US20070267724A1 (en) * 2006-05-16 2007-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer and methods of manufacturing same
JP2008505486A (ja) * 2004-06-30 2008-02-21 フリースケール セミコンダクター インコーポレイテッド 極薄ダイおよびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0547684A3 (en) 1991-12-18 1996-11-06 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor body comprising a carrier wafer and a monocrystalline semiconducting top layer
JPH07130836A (ja) * 1993-11-01 1995-05-19 Matsushita Electric Ind Co Ltd 素子分離の形成方法
JPH0917702A (ja) * 1995-06-29 1997-01-17 Hitachi Cable Ltd Ｓｉ基板及びその製造方法
US6339251B2 (en) 1998-11-10 2002-01-15 Samsung Electronics Co., Ltd Wafer grooves for reducing semiconductor wafer warping
JP2003110017A (ja) * 2001-09-28 2003-04-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003115483A (ja) * 2001-10-05 2003-04-18 Seiko Instruments Inc 基板の湾曲を低減させる薄膜積層素子の製造方法
JP2003332270A (ja) 2002-05-15 2003-11-21 Renesas Technology Corp 半導体装置およびその製造方法
US7223673B2 (en) * 2004-07-15 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device with crack prevention ring
US7576013B2 (en) 2004-07-27 2009-08-18 United Microelectronics Corp. Method of relieving wafer stress
KR101015444B1 (ko) * 2005-08-17 2011-02-18 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
JP4875622B2 (ja) * 2005-08-26 2012-02-15 株式会社日立製作所 半導体装置の製造方法
JP4984558B2 (ja) 2006-02-08 2012-07-25 富士通セミコンダクター株式会社 半導体装置の製造方法
US8445994B2 (en) 2009-05-07 2013-05-21 Qualcomm Incorporated Discontinuous thin semiconductor wafer surface features

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186119A (ja) * 1997-12-20 1999-07-09 Samsung Electron Co Ltd 半導体基板の製造方法
US6103593A (en) * 1998-02-13 2000-08-15 Advanced Micro Devices, Inc. Method and system for providing a contact on a semiconductor device
JP2008505486A (ja) * 2004-06-30 2008-02-21 フリースケール セミコンダクター インコーポレイテッド 極薄ダイおよびその製造方法
US20070267724A1 (en) * 2006-05-16 2007-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer and methods of manufacturing same

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