TW201104741A - Discontinuous thin semiconductor wafer surface features - Google Patents

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TW201104741A
TW201104741A TW099114729A TW99114729A TW201104741A TW 201104741 A TW201104741 A TW 201104741A TW 099114729 A TW099114729 A TW 099114729A TW 99114729 A TW99114729 A TW 99114729A TW 201104741 A TW201104741 A TW 201104741A
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substrate
layer
discontinuous surface
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Arvind Chandrasekaran
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201104741 六、發明說明： 【發明所屬之技術領域】 本發明大體上係關於積體電路（IC)。更具體言之，本發 明係關於製造積體電路。 【先前技術】 半導體晶粒包括電晶體與在基板之作用層及薄膜層中之 其他組件的集合。通常，此等基板為半導體材料，且詳言 之為矽。另外，按照慣例，此等基板厚於為獲得所要器件 仃為所必需的厚度。該等半導體晶粒係自一半導體晶圓單 化或分割。按照慣例，該等層沈積於半導體晶圓上，該 等半導體晶圓經單一化或經分割以形成諸多半導體晶粒。 厚基板在超出電晶體行為範圍之半導體製造期間具有優 點。在曰曰曰圓及/或晶粒之製造期間，基板經受許多製程、 间/皿，及工具乃至製造地點之間的轉移。在此等轉移期 間，基板可能斷裂，從而導致時間及資源之損失。厚基板 較不可能在製造期間斷裂。 沈積於基板上之薄膜層具有與基板不同之應力，從而導 致不平衡之應力。當基板與薄膜層之間的應力不平衡時， 基板可能翹曲或彎曲以達到一平衡應力。厚基板能夠比薄 基板更好地使由薄膜層強加之應力平衡。已按照慣例藉由 用黏者劑將薄基板附著至厚支撐基板來解決關於在製造期 間使用薄基板之問題。該支撐基板被稱作載體晶圓。在完 成製&過私之薄基板經受破裂風險的部分之後，拆離該載 體晶圓。 148226.doc 201104741 由於若干原因’使用載體晶圓為不合需要的。該載體晶 圓增加了製造成本’但未增加最終產品之有形價值。另 外，將載體晶圓附著至薄基板之黏著劑會將殘餘物留在半 導體晶圓之薄基板上。儘管載體晶圓提供了製造期間之穩 定性，但自載體晶圓釋放薄基板提出—製造挑戰。 从使用薄基板製造的-實例為堆疊式Ic之構造^堆曼式^ 藉由垂直地堆疊晶粒而增大了器件功m減小了晶粒大 小。類似於使較多辦公空間適配於較小土地面積之高層塔 式大樓’堆疊式IC為電晶體及其他組件提供更多空間同時 佔用相同面積。 在堆疊式K：中n粒堆疊.於第H，從而允許 構造擴展成三維（3D)構造。堆疊式IC允許具有大量組件之 產品適配小的形狀因數。半導體晶粒之組件密度為晶粒中 之組件的數目除以晶粒面積。舉例而$，將一晶粒堆疊於 -等同晶粒上導致相同面積中之組件的數目大致加倍，以 使組件密度加倍。當將第二晶粒堆疊於第一晶粒上時，該 兩個晶粒制同—封裝且經由㈣裝與外部ϋ件通信。 按照慣例’第二晶粒藉由位於第一晶粒中之矽穿孔而耦 接至封裝及外部器件。部分地基於所選擇之製造技術，石夕 穿孔之縱橫比為受限制的。結果，第—晶粒之高度受限 制，以便確保石夕穿孔可延伸第-晶粒之整個高纟。石夕穿孔 應延伸該整個高度以獲得自封裝基板至第二晶粒之導電路 位。隨著第一晶粒之高度減小以適應矽穿孔製造，一曰 日日 粒之結構強度受到損失。 148226.doc 201104741 按照慣例，製造堆疊式i c包括在使第一晶粒薄化之前將 一第一晶粒附著至一用於支撐之載體晶圓。接著使該等第 一晶粒薄化以適應該等矽穿孔之高度。在薄化之後應自載 體晶圓釋放第一晶粒之半導體晶圓，以封裝堆疊式IC。然 而，一旦自載體晶圓釋放，第一晶粒便可能在基板與薄膜 層之間具有不平衡應力。 因此’需要釋放晶圓上之應力。 【發明内容】 根據本發明之一態樣，一種半導體晶圓包括一具有一前 側及一背側之半導體基板◎該半導體晶圓亦包括一在該半 導體基板之該前側上的薄膜層。該薄膜層及該半導體基板 中之至少一者具有一第一不連續表面，該第一不連續表面 具有至少一蝕刻線。該不連續表面減小該半導體晶圓中之 殘餘應力。 根據本發明之另一態樣，一種製造一半導體晶圓之方法 包括使該半導體晶圓薄化。該方法亦包括在使該半導體晶 圓薄化之後在該半導體晶圓中蝕刻至少一蝕刻線，以形成 一不連續表面。該不連續表面消除該半導體晶圓中之應 力。 根據本發明之又一態樣，一種半導體晶圓包括一半導體 基板°該半導體晶圓亦包括一薄膜層。該半導體晶圓進一 #&括用於消除該半導體基板及該薄膜層中之至少一者中 之應力的構件。 前文已相當廣泛地概述了本發明之特徵及技術優點以便 H8226.doc 201104741 可更好地理解以下[實施方式]。下文中將描述形成本發明 之申請專利範圍之主題的額外特徵及優點。熟習此項技術 者應瞭解，所揭示之概念及特定，施例可容易地用作用於 修改或設計其他結構之基礎，該等其他結構係用於進行本 發明之相同目的。熟習此項技術者亦應認識到，此等等效 構造並不脫離如在附加申請專利範圍中所闡述之本發明之 技術。當結合隨附圖式考慮時，自以下描述將更好地理解 咸信為本發明所特有之新穎特徵（關於其組織及操作方法 兩者）連同其他目標及優點。然而，應明確地理解，諸圖 中之每一者係僅出於說明及描述目的而提供且並不意欲作 為對本發明之限制的界定。 【實施方式】 為了更完整地理解本發明，現參考結合隨附圖式進行之 以下描述。 圖1為展示可有利地使用本發明之一實施例之例示性無 線通仏系統1 〇 〇的方塊圖。出於說明之目的圖i展示三個 遠端單元120、130及150以及兩個基地台14〇。應認識到， 典型之無線通#系統可具有更多遠端單元及基地台。遠端 單元120、130及150包括1C器件125A、125B及125C ,其包 括藉由本文所揭示之製程所製造的電路。應認識到，含有 1C之任何器件亦可包括具有所揭示特徵之半導體組件及/ 或藉由本文中所揭示之製程製造的組件，包括基地台、開 關器件及網路設備。圖1展示自基地台14〇至遠端單元 12〇、130及150之前向鏈路信號180及自遠端單元12〇、130 148226.doc 201104741 及150至基地台140之反向鏈路信號190。 在圖1中，將遠端單元12〇展示為行動電話，將遠端單元 13 0展不為攜帶型電腦，且將遠端單元展示為無線區域 迴路系統中之固定位置遠端單元。舉例而$，該等遠端單 元可為諸:it〇以下各者之器# :音樂播放器、視訊播放器' 娛臬單元、導航器件、通信器件、個人數位助理（PDA)、 固疋位置資料單元，及電腦。儘管圖丨說明根據本發明之 教示的遠it而單元’但本發明並不限於此等例示性說明的單 兀。如以下所描述，本發明可適合地用於包括半導體組件 之任何器件中。 圖2為說明針對如以下所揭示之半導體組件之電路、佈 局及邏輯設相使狀料卫作站的方額。設計工作站 2〇〇包括硬碟201 ’該硬碟2〇1含有作業系統軟體、支援檔 案及諸如Cadence或〇rCAD之設計軟體。設計工作站2〇〇亦 包括一顯示器以協助電路21〇或半導體晶圓212之設計。提 供儲存媒體2G4用於以有形方式儲存電路設計21()或半導體 晶圓212。電路設計210或半導體晶圓2丨2可以諸如〇〇811或 GERBER之檔案格式儲存於料媒體2()4上。儲存媒體⑽ 可為CD-ROM、DVD、硬碟、快閃記憶體或其他適當器 件。此外，設計工作站200包括-驅動裝置2〇3，其用於接 收來自儲存媒體204之輸人或將輸出寫入至儲存媒體2〇4。 記錄於儲存媒體204上之資料可指定邏輯電路組態、用 於光微影遮罩之圖案資料，或用於串列寫入工具（諸如， 電子束微影）之遮罩圖案資料，該資料可進一步包括諸如 148226.doc 201104741 與邏輯模擬相關聯之時序圖或網路電路（Μ 士⑶⑴的邏輯 驗:資料。將資料提供於儲存媒體204上藉由減小用於設 计半導體阳圓之程序的數目來協助電路設計或半導體 晶圓2 12之設計。 圖3為說明堆疊式1(：之方塊圖。堆疊式丨匸3⑼包括封裝 基板3 10封裝基板3 1 0經由封裝連接件322(諸如，排列成 球狀柵格陣列之諸凸塊)而耦接至第一層晶粒。或者， 可使用插腳或其他合適之封裝連接件◦第二層晶粒33〇經 由封裝連接件3 32(諸如，排列成球狀柵格陣列之諸凸塊）耦 接至第一層晶粒32〇。第一層晶粒32〇包括矽穿孔324。矽 穿孔324延伸穿過第一層晶粒32〇之整個高度，且將封裝基 板310耦接至封裝連接件332以允許自封裝基板31〇至第一 層晶粒320或第二層晶粒33〇之通信。可進一步將額外晶粒 (未圖示）堆疊於第二層晶粒330之上。 諸如堆疊式1C 300之堆疊式1(：允許經由3D堆疊製造比可 在2D 1C上達成之密度高的密度之IC。舉例而言第二層 晶粒330可為記憶體或快取記憶體器件，且第一層晶粒 可為處理器或其他邏輯電路。微處理器之晶粒面積之大部 分係由L2快取記憶體佔用。將快取記憶體堆疊於邏輯電路 上Ί*減小被處理器之晶粒大小。或者，可將位於與微處理 器分開之晶粒上之DRAM組件堆疊於微處理器上。將 DRAM組件堆疊於微處理器上可減小對主機板之空間約 束。另外’更接近於微處理器來定位DRAM組件可減小潛 時’且允許使用增加至DRAM組件之頻寬（諸如，較高之時 148226.doc 201104741 脈速率）的方法。由於至少此等原因，預期可使用堆疊式 ic達成之組件的較高密度，以支援將來1(：之開發。 當第二層晶粒330附著至第一層晶粒32〇時，可能由於置 放於第一層晶粒320上所引起之物理力而發生損壞。第一 層晶粒320之厚度對應於其耐受此等物理力的機械強度。 因此，當使第一層晶粒320薄化以曝露矽穿孔324時，在第 二層晶粒330之附著期間更有可能發生對第一層晶粒32〇之 損壞。 圖4為說明處於張應力下之晶粒的方塊圖。晶粒具有 基板412及薄膜層414。舉例而言，基板412包括主體矽或 其他半導體材料及諸如電晶體之組件的作用層。薄膜層 414可包括互連件、介層孔、諸如氮化矽或氧化矽之隔離 層，及諸如接點之額外層。矽穿孔416位於基板412中，以 允許基板412之前側413與基板412之背側411之間的耦接。 舉例而言，晶粒400可為安裝於封裝基板（未圖示）上之堆疊 式ic中的第一層。在此狀況下，矽穿孔416可將堆疊式 之第二層耦接至該封裝基板。 石夕穿孔41 6係藉由諸如反應性離子姓刻、濕式钱刻或雷 射鑽孔之蝕刻技術來形成。矽穿孔416之高度受限制，且 部分地由矽穿孔416之寬度來確定。舉例而言，_蝕刻製 程可具有1 0:1之蝕刻比率，其指示該蝕刻之深度僅可為石夕 穿孔416之寬度的十倍。在此狀況下，！ μ m之石夕穿孑匕可被 鞋刻10 μιη深。因此，基板412之高度應小於選定蝕刻製程 及矽穿孔416之寬度所允許的高度。在此狀況下，基板412 148226.doc 201104741 之高度應為10 μπι。處置基板412之問題可能在使基板4i2 薄化至一適當高度之後發生。 基板412之機械強度與基板412之高度成比例。因此，減 小基板412之尚度以允許矽穿孔416自前側413延伸至背側 411減小了基板412之機械強度。薄膜層414在基板412之薄 化期間保留固定高度。因此，與基板412之高度無關，基 板4丨2之強度不足以支撐在薄膜層414中逐步形成之相同位 準的應力。視組成薄膜層414之薄膜的數目及類型而定， 薄膜層414中之應力可為殘餘之壓縮應力或殘餘之張應 力。若在基板412上存在淨殘餘壓縮應力，則基板412將傾 向於向外推擠且整個總成將呈皺眉狀彎曲。若在基板々Η 上存在淨殘餘張應力，則基板412將傾向於向内推擠且整 個總成將呈微笑狀彎折。 另外，溫度可影響薄膜層414及基板412中之應力。舉例 而言，隨著溫度升高，不同材料可以不同速率膨脹。若薄 膜層414以比基板412快之速率膨脹，則基板412可能歸因 於缺乏機械強度而翹曲。翹曲可能損壞基板412之作用層 中的組件、薄膜層414中之結構，或稍後在製造時引起若 干問題^ 另外，基板412上之作用層中的組件經設計以在特定應 力範圍中適當地起仙。舉例而言，張應力改良㈣丁器件 中之載流子移動力。 除了薄膜層414中之逐步形成的應力之外，製造過程亦 損壞基板412之前側413。損壞係由電漿製程（諸如，反應 148226.doc •10- 201104741 性離子蝕刻及金屬沈積）期間高能粒子對基板412之衝擊而 引起。損壞亦可由曝露至濕式蝕刻或清洗期間所使用之化 學物質而引起。當基板412之前側413受損壞時，受損壞部 刀之應力與基板412之主體的應力不同。應力之此等差里 導致製造時之額外翹曲問題。 /專膜層或基板中之應力的釋放可藉由執行對基板及/或 薄膜層之蝕刻以形成一不連續表面來達成。經蝕刻之區域 藉由允s午不連續表面中之原子膨脹並達到平衡而提供腐力 消除。以下將進一步詳細描述不連續表面特徵。 圖5為說明根據一實施例的具有例示性不連續表面特徵 之晶圓之俯視圖的方塊圖。展示晶圓5 10之俯視圖。晶圓 510含有藉由分割通道518分開之（多個）晶粒514，分割通道 518可用以將該等晶粒分開。在方塊512中展示晶粒之子 集。方塊512說明晶圓510上之（多個）晶粒514。該等晶粒 5 14包括薄膜層及一包括一作用層之基板。當層達到平衡 時’薄膜層與基板之間的應力差引起晶圓51〇之輕曲。钱 刻線516為自以下各者移除材料的線：薄膜層、基板之作 用層、主體矽之前側、主體矽之背側或其用以形成消除應 力之不連續表面特徵的任何組合。 钱刻線516不影響晶圓510或晶粒514之其他電特性。舉 例而言，當蝕刻線在薄膜層中時，該等蝕刻線可圍繞互連 件而彎曲，使得互連件或介層孔不被切斷。另外，若姓刻 線516在基板之作用層中，則蝕刻線516可圍繞源極/汲極 區或基板之作用層中之通道而彎曲。 148226.doc 201104741 若薄膜層包括不同材料之多個層，則蝕刻線516之一小 部分可在薄膜層之第一層中且蝕刻線516之一小部分可在 薄膜層之第二層中。以此方式，蝕刻線516可處於晶圓51〇 中之不同高度處。蝕刻線516經展示為大體上正交之水平 線及垂直線，但可採用任何形狀。如以下所描述，當以光 微影製程來形成姓刻線5 16時，可界定該形狀。 可使用諸如結合光微影技術（諸如’電子束微影或深uv 光微影）而使用之反應性離子蝕刻或濕式蝕刻的蝕刻技術 來實現形成蝕刻線516。以下將參看圖6更詳細地描述該製 造過程。 圖6為說明根據一實施例的用於例示性不連續表面特徵 之製造過程的方塊圖。在步驟62〇中，在晶圓上沈積一光 阻。選擇該光阻材料以匹配曝光期間所使用之光源。舉例 而言，若該光源為電子束，則可將聚曱基丙烯酸曱酯沈積 於曰曰圓上。在步驟63〇中，使用適合於在步驟62〇中所沈積 之光阻的光源經由遮罩來使該光阻曝光。該遮罩含有諸如 圖5中所展示之钮刻線之特徵。 在步驟620中沈積正型色調光阻，則曝露於光源之區 域將在光阻顯影之後溶解掉。未經曝光之光阻充當遮罩以 防止將保留之材料在後續製程期間被蝕刻。 :在步驟620中沈積負型色調光阻，則未曝露於光源之 二域將在綠劑_之後溶解掉。可執行如此項技術中熟 口之色調顛倒製程，諸如沈積金屬及起離光阻。 在步驟640中’可執行諸如反應性離子蝕刻之蝕刻以移 148226.doc •12·· 201104741 除晶圓上之材料。遗埋 選擇该蝕刻化學反應以移除指定用於不 \ ··、表面特徵之材料。舉例而言，若待㈣—氮化石夕層以 ^成不連續氮化♦表面，則可選擇包括cf4之反應性離 」虫刻S外’可蝕刻薄膜層中之一個以上的層。舉例而 …亥：刻可移除—氮化矽層及一金屬層。在此狀況下， 可使用單—_化學反應或多個㈣化學反應。 在截刻成之後’在步驟65〇令剝離任何剩餘光阻。可 執行額外清洗及沖洗步驟作為_光阻之㈣，以移“ 圓上之殘餘物。 或者’在無色調顛倒製程的情況下，可㈣於步驟63〇 中之曝光的遮罩反轉以允許該製㈣負型色調光阻來操 作。 根據另一實施例’可使用聚焦離子束形成不連續表面。 在此實施例中，不使用光阻。跨越晶圓之表面用該聚焦離 子束進行掃描’且在聚㈣子束掃㈣之處㈣^圓上之 材料。舉例而t ’可藉由聚焦離子束掃描諸如圖$中所展 示之蝕刻線的線。 在-實施例中，在晶圓之基板中形成例示性不連續表面 特徵，以消除基板中之應力。圖7為說明在基板中具有例 示性不連續表面特徵之晶圓之橫截面圖的方塊圖。晶圓 7〇〇包括基板710。經由如以上參看圖6所描述之製造程序 所形成之蝕刻線712導致一不連續表面特徵。在蝕刻線712 處，基板710之原子平面斷開，且允許該等原子平面膨脹 至I虫刻線712中以消除基板710中之應力。蝕刻線712可處 148226.doc 201104741 於基板71 0之前側或背側中。 在另實施例中，在晶圓之薄膜層中形成例示性不連續 表面特徵，以消除薄膜層中之應力。圖8為說明在薄膜層 中具有例不性不連續表面特徵之晶圓之橫截面圖的方塊 圖。晶圓800包括基板81〇及薄膜層83〇。 薄膜層830包括一蝕刻線832。蝕刻線832導致薄膜層83〇 中之一不連續表面特徵。在蝕刻線832處，薄膜層83〇中之 原子平面可膨脹以消除薄膜層83〇中之應力。儘管展示單 姓刻線，但亦可提供多條韻刻線。钱刻線832可處於基 板810之前側或背側中。 在蝕刻線832形成於薄膜層83〇中之後，可沈積隔離插塞 834以部分地或完全地填充蝕刻線832。隔離插塞μ#防止 將來沈積於薄.膜層830上的層干擾薄膜層83〇。舉例而言， 若將一金屬層沈積於薄膜層830上，則可由該金屬層使薄 膜層830中之互連件或介層孔短路。用於隔離插塞之材 料的所要性質包括匹配之熱膨脹係數及薄膜層83〇與隔離 插塞834之間的用以防止分層的良好黏著。舉例而言，隔 離插塞834可為二氧化矽、氮化矽或聚醯亞胺。 儘管未圖示’但隔離插塞834可與薄膜層“ο齊平。在隔 離插塞834的沈積之後’可使用化學機械拋光製程，以使 隔離插塞834與薄膜層830齊平。 儘管在圖8中僅展示一個薄膜層，但薄膜層可包括多層 互連件或介層孔（包括銅層或鋁層）、組件（諸如，電晶體或 電容器）及絕緣層（諸如’氧化石夕或氮化石夕）。如以上所古主， 148226.doc .14 - 201104741 (若干）蝕刻線可處於薄膜層中之任何一或多者中。 根據一實施例，可在晶圓上以組合方式使用基板中之不 連續表面特徵（如以上參看圖7所說明）及薄膜層中之不連續 表面特徵（如以上參看圖8所說明），以消除晶圓之多個位置 中的應力。 儘管術語「矽穿孔」包括纟「矽」，但應注意，未必以 石夕來建構梦穿孔。實情為’該材料可為任何器件基板材 料。 儘管已詳細地描述了本發明及其優點，但應理解，在不 脫離如由附加申請專利範圍所界定的本發明之技術的情況 下，可在本文中進行各種改變、替代及變更。此外，本申 請案之範嘴並不意欲限於本說明#中所描述之過程、機 益、製造、物質組成、手段、方法及步驟之特定實施例。 如一般熟習此項技術者將易於自本發明而瞭解，可根據本 發明利用目前現存或稍後待開發的執行與本文中所描述之 相應貫施例大體上相同之功能或達成與該等相應實施例大 體上相同之結果的過程、機器、製造、物質組成、手段、 方法或步驟。因此，附加申請專利範圍意欲在其範疇内包 括此等過程、機器、製造、物質組成、手段、方法或步 驟。 【圖式簡單說明】 圖1為展示可有利地使用本發明之一實施例之例示性無 線通6系統的方塊圖。 圖2為說明針對如以上所揭示之半導體組件之電路、佈 148226.doc •15- 201104741 局及邏輯設計而使用之設計工作站的方塊圖。 圖3為說明堆疊式IC之方塊圖。 圖4為說明處於張應力下之晶粒的方塊圖。 圖5為說明根據一實施例的具有例示性不連續表面特徵 之晶圓之俯視圖的方塊圖。 圖6為說明根據一實施例的用於例示性不連續表面特徵 之製造過程的方塊圖。 圖7為說明根據一實施例的在基板中具有例示性不連續 表面特徵之晶圓之橫截面圖的方塊圖。 圖8為說明根據一實施例的在薄膜層中具有例示性不連 續表面特徵之晶圓之橫截面圖的方塊圖。 【主要元件符號說明】 100 例示性無線通信系統 120 遠端單元 125A 1C器件 125B .1C器件 125C 1C器件 130 遠端單元 140 基地台 150 遠端單元 180 前向鏈路信號 190 反向鏈路信號 200 設計工作站 201 硬碟 148226.doc 201104741 203 驅動裝置 204 儲存媒體 210 電路設計 212 半導體晶圓 300 堆疊式1C 310 封裝基板 320 第一層晶粒 322 封裝連接件 324 矽穿子L 330 第·一層晶粒 332 封裝連接件 400 晶粒 411 基板之背側 412 基板 413 基板之前側 414 薄膜層 416 矽穿孔 510 晶圓 512 方塊 514 晶粒 516 蝕刻線 518 分割通道 700 晶圓 710 基板 148226.doc •17 201104741 712 800 810 830 832 834 蝕刻線 晶圓 基板 薄膜層 蝕刻線 隔離插塞 148226.doc

Claims (1)

  1. 201104741 七、申請專利範圍： 1· 一種半導體晶圓，其包含： 一半導體基板，其具有一前側及一背側；及 一在該半導體基板之該前側上的薄膜層； 其中該薄膜層及該半導體基板中之至少一者具有一包 含至少一蝕刻線之第一不連續表面，該第一不連續表面 減小該半導體晶圓中之殘餘應力。 2. 如請求項1之半導體晶圓，其中該至少一蝕刻線減少該 半導體晶圓之魅曲。 3. 如請求項1之半導體晶圓，其進一步包含該薄膜層中之 一第二不連續表面，該第二不連續表面包含至少一蝕刻 線’其中該第一不連續表面亦處於該薄膜層中。 4. 如請求項3之半導體晶圓中，其中該第一不連續表面大 體上與該第二不連續表面正交。 5. 如請求項1之半導體晶圓，其進一步包含一隔離插塞， s亥隔離插塞填充該第一不連續表面之至少一部分。 6. 如請求項5之半導體晶圓’其中該隔離插塞包含一氧化 矽薄膜。 7·如請求項1之半導體晶圓，其中該薄膜層包含一氮化矽 層’ 5玄第一不連續表面係處於該氮化石夕層中。 8. 如請求項1之半導體晶圓，其中該第一不連續表面包含 大體上彼此正交之至少兩條蝕刻線。 9. 如凊求項1之半導體晶圓，其被併入於一選自由以下各 者組成之一群的器件中：_音樂播放器、一視訊播放 148226.doc 201104741 器、一娛樂單元、一導航器件、一通信器件、—個人數 位助理（PDA)、一固定位置資料單元，及一電腦。 10 · —種製造一半導體晶圓之方法，該方法包含： 使該半導體晶圓薄化；及 在使該半導體晶圓薄化之後在該半導體晶圓中蝕刻至 少一蝕刻線，以形成一不連續表面，該不連續表面消除 該半導體晶圓中之應力。 11·如請求項10之方法，其中在該半導體晶圓中蝕刻至少一 蝕刻線包含在該半導體晶圓之—半導體基板中蝕刻至少 一链刻線。 12. 如請求項10之方法，其中在該半導體晶圓中蝕刻至少一 蝕刻線包含在該半導體晶圓之—薄膜層中蝕刻至少一蝕 刻線。 13. 如明求項12之方法，其中在該半導體晶圓之一薄膜層中 蝕刻至少一蝕刻線包含： 在該薄膜層之一第一層中蝕刻至少一蝕刻線；及 在該薄膜層之一第二層中蝕刻至少一蝕刻線。 14. 如凊求項1〇之方法，其進一步包含用一隔離插塞來填充 該不連續表面之至少一部分。 15. 如明求項14之方法，其進—步包含背面研磨該隔離插塞 至該半導體晶圓之一表面位準。 16. —種半導體晶圓，其包含： 一半導體基板； 一薄犋層；及 148226.doc 201104741 用於消除該半導體基板及該薄膜層中之至少一者中之 應力的構件。 17. 18. 19. 20. 如β求項16之半導體晶圆，其進一步包含： 用於隔離之構件，其填充該應力消除構件之至少一部 分0 ，其中該隔離構件防止信號跨 ，其中該應力消除構件係安置 如請求項17之半導體晶圓 越該應力消除構件之短路 如請求項1 7之半導體晶圓 於該薄獏層中。 如-月求項16之半導體晶圓，其中該應力消除構件係 於§玄半導體基板中。 148226.doc
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