CN102414802A - 不连续薄半导体晶片表面特征 - Google Patents

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Abstract

半导体晶片具有半导体衬底和所述衬底上的膜。所述衬底和/或所述膜具有形成不连续表面的至少一条蚀刻线，所述不连续表面减小所述晶片中的残余应力。当所述晶片较薄时，减小所述半导体晶片中的残余应力减少了所述晶片的翘曲。另外，可使用隔离插塞来填充所述蚀刻线的一部分，以防止层的短接。

Description

不连续薄半导体晶片表面特征
技术领域
本发明大体上涉及集成电路(IC)。更具体来说，本发明涉及制造集成电路。
背景技术
半导体裸片包括晶体管与在衬底的作用层和膜层中的其它组件的集合。通常，这些衬底为半导体材料，且具体来说为硅。另外，这些衬底常规上厚于为获得所要装置性能所必需的厚度。所述半导体裸片是从半导体晶片被单一化或分割。常规上，所述层沉积于半导体晶片上，所述半导体晶片经单一化或经分割以形成若干多半导体裸片。
厚衬底在超出晶体管性能范围的半导体制造期间具有优点。在晶片和/或裸片的制造期间，衬底经受许多工艺、高温，以及工具甚至制造场所之间的转移。在这些转移期间，衬底可断裂，从而导致时间和资源的损失。厚衬底不大可能在制造期间断裂。
沉积于衬底上的膜层具有与衬底不同的应力，从而导致不平衡的应力。当衬底与膜层之间的应力不平衡时，衬底可能翘曲或弯曲以达到平衡应力。厚衬底能够比薄衬底更好地使由膜层强加的应力平衡。已在常规上通过用黏合剂将薄衬底附接到厚支撑衬底来解决在制造期间使用薄衬底的问题。所述支撑衬底被称作载体晶片。在完成制造过程的薄衬底经受破裂风险的部分后，拆离所述载体晶片。
由于若干原因，使用载体晶片为不合意的。所述载体晶片增加了制造成本，但未增加最终产品的有形价值。另外，将载体晶片附接到薄衬底的黏合剂会将残余物留在半导体晶片的薄衬底上。尽管载体晶片提供了制造期间的稳定性，但从载体晶片释放薄衬底提出制造挑战。
使用薄衬底制造的一个实例为堆叠式IC的构造。堆叠式IC通过垂直地堆叠裸片而增加装置功能性并减小裸片大小。类似于在较小陆地面积中配备较多办公空间的高层塔，堆叠式IC在占用相同面积的同时为晶体管和其它组件提供更多空间。
在堆叠式IC中，第二裸片堆叠于第一裸片上，从而允许构造扩展成三维(3D)构造。堆叠式IC允许具有大量组件的产品配合小的形状因子。半导体裸片的组件密度为裸片中的组件的数目除以裸片面积。举例来说，将一裸片堆叠于等同裸片上导致相同面积中的组件的数目大致加倍，以使组件密度加倍。当将第二裸片堆叠于第一裸片上时，所述两个裸片共享同一封装且经由所述封装与外部装置通信。
常规上，第二裸片通过位于第一裸片中的穿硅通孔而耦合到封装和外部装置。部分地基于所选择的制造技术，穿硅通孔的纵横比为受限制的。结果，第一裸片的高度受限制，以便确保穿硅通孔可延伸第一裸片的整个高度。穿硅通孔应延伸所述整个高度以获得从封装衬底到第二裸片的导电路径。随着第一裸片的高度减小以适应穿硅通孔制造，第一裸片的结构强度受到损失。
常规上，制造堆叠式IC包括在使第一裸片薄化之前将第一裸片附接到用于支撑的载体晶片。接着使所述第一裸片薄化以适应所述穿硅通孔的高度。在薄化后应从载体晶片释放第一裸片的半导体晶片，以封装堆叠式IC。然而，一旦从载体晶片释放，第一裸片便可能在衬底与膜层之间具有不平衡应力。
因此，需要释放晶片上的应力。
发明内容
根据本发明的一个方面，一种半导体晶片包括具有前侧和背侧的半导体衬底。所述半导体晶片还包括在所述半导体衬底的所述前侧上的膜层。所述膜层和所述半导体衬底中的至少一者具有第一不连续表面，所述第一不连续表面具有至少一条蚀刻线。所述不连续表面减小所述半导体晶片中的残余应力。
根据本发明的另一方面，一种制造半导体晶片的方法包括使所述半导体晶片薄化。所述方法还包括在使所述半导体晶片薄化之后在所述半导体晶片中蚀刻至少一条蚀刻线，以形成不连续表面。所述不连续表面消除所述半导体晶片中的应力。
根据本发明的又一方面，一种半导体晶片包括半导体衬底。所述半导体晶片还包括膜层。所述半导体晶片进一步包括用于消除所述半导体衬底和所述膜层中的至少一者中的应力的装置。
前述内容已相当广泛地概述了本发明的特征和技术优点以便可更好地理解以下详细描述。下文中将描述形成本发明的权利要求书的标的物的额外特征和优点。所属领域的技术人员应了解，所揭示的概念和特定实施例可容易用作用于修改或设计用于实施本发明的相同目的的其它结构的基础。所属领域的技术人员还应认识到，所述等效构造并不脱离如在所附权利要求书中所陈述的本发明的技术。当结合附图考虑时，从以下描述将更好地理解据信为本发明所特有的新颖特征(关于其组织和操作方法两者)连同其它目标和优点。然而，应明确地理解，各图中的每一者仅出于说明和描述目的而提供且无意作为对本发明的限制的界定。
附图说明
为了更完整地理解本发明，现参考结合附图进行的以下描述。
图1为展示可有利地使用本发明的实施例的示范性无线通信系统的方框图。
图2为说明针对如下文所揭示的半导体组件的电路、布局和逻辑设计而使用的设计工作站的方框图。
图3为说明堆叠式IC的方框图。
图4为说明处于张应力下的裸片的方框图。
图5为说明根据一个实施例的具有示范性不连续表面特征的晶片的俯视图的方框图。
图6为说明根据一个实施例的用于示范性不连续表面特征的制造过程的方框图。
图7为说明根据一个实施例的在衬底中具有示范性不连续表面特征的晶片的横截面图的方框图。
图8为说明根据一个实施例的在膜层中具有示范性不连续表面特征的晶片的横截面图的方框图。
具体实施方式
图1为展示可有利地使用本发明的实施例的示范性无线通信系统100的方框图。出于说明的目的，图1展示三个远程单元120、130和150以及两个基站140。应认识到，典型的无线通信系统可具有多得多的远程单元和基站。远程单元120、130和150包括IC装置125A、125B和125C，所述装置包括通过本文所揭示的工艺而制造的电路。应认识到，含有IC的任何装置还可包括具有所揭示特征的半导体组件和/或通过本文中所揭示的工艺而制造的组件，包括基站、开关装置和网络设备。图1展示从基站140到远程单元120、130和150的前向链路信号180和从远程单元120、130和150到基站140的反向链路信号190。
在图1中，将远程单元120展示为移动电话，将远程单元130展示为便携式计算机，且将远程单元150展示为无线本地环路系统中的固定位置远程单元。举例来说，所述远程单元可为例如以下各者的装置：音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元，和计算机。尽管图1说明根据本发明的教示的远程单元，但本发明并不限于这些示范性所说明的单元。如以下所描述，本发明可合适地用于包括半导体组件的任何装置中。
图2为说明针对如以下所揭示的半导体组件的电路、布局和逻辑设计而使用的设计工作站的方框图。设计工作站200包括硬盘201，硬盘201含有操作系统软件、支持文件和例如Cadence或OrCAD的设计软件。设计工作站200还包括显示器以促进电路210或半导体晶片212的设计。提供存储媒体204以用于有形地存储电路设计210或半导体晶片212。电路设计210或半导体晶片212可以例如GDSII或GERBER的文件格式存储于存储媒体204上。存储媒体204可为CD-ROM、DVD、硬盘、快闪存储器或其它适当装置。此外，设计工作站200包括驱动设备203，以用于接收来自存储媒体204的输入或将输出写入到存储媒体204。
记录于存储媒体204上的数据可指定逻辑电路配置、用于光刻掩模的图案数据，或用于串行写入工具(例如，电子束光刻)的掩模图案数据。所述数据可进一步包括例如与逻辑仿真相关联的时序图或网状电路的逻辑验证数据。将数据提供于存储媒体204上通过减小用于设计半导体晶片的过程的数目来促进电路设计210或半导体晶片212的设计。
图3为说明堆叠式IC的方框图。堆叠式IC 300包括封装衬底310。封装衬底310经由封装连接件322(例如，在球状栅格阵列中的凸块)而耦合到第一层裸片320。或者，可使用引脚或其它合适的封装连接件。第二层裸片330经由封装连接件332(例如，在球状栅格阵列中的凸块)而耦合到第一层裸片320。第一层裸片320包括穿硅通孔324。穿硅通孔324延伸第一层裸片320的整个高度，且将封装衬底310耦合到封装连接件332以允许从封装衬底310到第一层裸片320或第二层裸片330的通信。可进一步将额外裸片(未图示)堆叠于第二层裸片330的顶部上。
例如堆叠式IC 300的堆叠式IC允许经由3D堆叠来制造比可在2D IC上实现的密度高的密度的IC。举例来说，第二层裸片330可为存储器或高速缓冲存储器装置，且第一层裸片320可为处理器或其它逻辑电路。微处理器的裸片面积的大部分被L2高速缓冲存储器占用。将高速缓冲存储器堆叠于逻辑电路上可减小微处理器的裸片大小。或者，可将位于与微处理器分开的裸片上的DRAM组件堆叠于微处理器上。将DRAM组件堆叠于微处理器上可减小对母板的空间约束。另外，将DRAM组件定位成更靠近微处理器可减小等待时间，且允许使用增加到DRAM组件的带宽(例如，较高的时钟速率)的方法。出于至少这些原因，预期可使用堆叠式IC实现的组件的较高密度来支持将来IC的开发。
当第二层裸片330附接到第一层裸片320时，可能由于置于第一层裸片320上的物理力而发生损坏。第一层裸片320的厚度对应于其承受这些物理力的机械强度。因此，当使第一层裸片320薄化以暴露穿硅通孔324时，更有可能在第二层裸片330的附接期间发生对第一层裸片320的损坏。
图4为说明处于张应力下的裸片的方框图。裸片400具有衬底412和膜层414。举例来说，衬底412包括块体硅或其它半导体材料和例如晶体管等组件的作用层。膜层414可包括互连件、通孔、例如氮化硅或氧化硅等隔离层，和例如触点等额外层。穿硅通孔416位于衬底412中，以允许衬底412的前侧413与衬底412的背侧411之间的耦合。举例来说，裸片400可为安装于封装衬底(未图示)上的堆叠式IC中的第一层。在此情况下，穿硅通孔416可将堆叠式IC的第二层耦合到封装衬底。
穿硅通孔416是用例如反应性离子蚀刻、湿式蚀刻或激光钻孔等蚀刻技术而形成。穿硅通孔416的高度受限制且部分地由穿硅通孔416的宽度来确定。举例来说，蚀刻工艺可具有10∶1的蚀刻比率，其指示所述蚀刻的深度仅可为穿硅通孔416的宽度的十倍。在此情况下，1μm的穿硅通孔可被蚀刻10μm深。因此，衬底412的高度应小于选定蚀刻工艺和穿硅通孔416的宽度所允许的高度。在此情况下，衬底412的高度应为10μm。处置衬底412的问题可能在使衬底412薄化到适当高度之后出现。
衬底412的机械强度与衬底412的高度成比例。因此，减小衬底412的高度以允许穿硅通孔416从前侧413延伸到背侧411减小了衬底412的机械强度。膜层414在衬底412的薄化期间保持固定高度。因此，不管衬底412的高度为如何，衬底412的强度不足以支撑在膜层414中累积的相同水平的应力。视构成膜层414的膜的数目和类型而定，膜层414中的应力可为残余的压缩应力或残余的张应力。如果在衬底412上存在净残余压缩应力，则衬底412将倾向于向外推且整个组合件将呈皱眉状弯曲。如果在衬底412上存在净残余张应力，则衬底412将倾向于向内推且整个组合件将呈微笑状弯曲。
另外，温度可影响膜层414和衬底412中的应力。举例来说，随着温度升高，不同材料可以不同速率膨胀。如果膜层414以比衬底412快的速率膨胀，则衬底412可能归因于缺乏机械强度而翘曲。翘曲可能损坏衬底412的作用层中的组件、膜层414中的结构，或稍后在制造过程中引起若干问题。
另外，衬底412上的作用层中的组件经设计以在特定应力范围内适当地起作用。举例来说，张应力改进nFET装置中的载流子移动性。
除了膜层414中的累积的应力外，制造过程还损坏衬底412的前侧413。由等离子体工艺(例如，反应性离子蚀刻和金属沉积)期间高能粒子对衬底412的冲击而引起损坏。还可由暴露于湿式蚀刻或清洁期间所使用的化学物质而引起损坏。当衬底412的前侧413受损坏时，受损坏部分的应力与衬底412的块体的应力不同。应力上的这些差异导致制造过程中的额外翘曲问题。
膜层或衬底中的应力的释放可通过执行对衬底和/或膜层的蚀刻以形成不连续表面来实现。经蚀刻的区域通过允许不连续表面中的原子膨胀并达到平衡而提供应力消除。以下将进一步详细描述不连续表面特征。
图5为说明根据一个实施例的具有示范性不连续表面特征的晶片的俯视图的方框图。展示晶片510的俯视图。晶片510含有通过切割沟道518分开的裸片514，切割沟道518可用以将所述裸片分开。在方框512中展示裸片的子集。方框512说明晶片510上的裸片514。裸片514包括膜层和包括作用层的衬底。当层达到平衡时，膜层与衬底之间的应力差造成晶片510的翘曲。蚀刻线516为从以下各者移除材料的线：膜层、衬底的作用层、块体硅的前侧、块体硅的背侧或其用以形成消除应力的不连续表面特征的任何组合。
蚀刻线516不影响晶片510或裸片514的其它电特性。举例来说，当蚀刻线在膜层中时，所述蚀刻线可围绕互连件而弯曲，使得互连件或通孔不被切断。另外，如果蚀刻线516在衬底的作用层中，则蚀刻线516可围绕源极/漏极区或衬底的作用层中的沟道而弯曲。
如果膜层包括多个不同材料层，则蚀刻线516的小部分可在膜层的第一层中且蚀刻线516的小部分可在膜层的第二层中。以此方式，蚀刻线516可处于晶片510中的不同高度处。蚀刻线516被展示为大体上正交的水平线和垂直线，但可采取任何形状。如以下所描述，当以光刻工艺来形成蚀刻线516时，可界定所述形状。
可使用例如结合光刻技术(例如，电子束光刻或深UV光刻)而使用的反应性离子蚀刻或湿式蚀刻等蚀刻技术来实现形成蚀刻线516。以下将参看图6更详细地描述所述制造工艺。
图6为说明根据一个实施例的用于示范性不连续表面特征的制造工艺的方框图。在方框620处，在晶片上沉积光致抗蚀剂。光致抗蚀剂材料经选择以匹配曝光期间所使用的光源。举例来说，如果所述光源为电子束，则可将聚甲基丙烯酸甲酯沉积于晶片上。在方框630处，使用对于在方框620处所沉积的光致抗蚀剂适当的光源经由掩模来使所述光致抗蚀剂曝光。所述掩模含有例如图5中所展示的蚀刻线等特征。
如果在方框620处沉积正色调光致抗蚀剂，则暴露于光源的区域将在光致抗蚀剂显影之后溶解掉。未经曝光的光致抗蚀剂充当掩模以防止将保留的材料在后续工艺期间被蚀刻。
如果在方框620处沉积负色调光致抗蚀剂，则未暴露于光源的区域将在光致抗蚀剂剂显影之后溶解掉。可执行如此项技术中众所周知的色调颠倒工艺，例如沉积金属和提离光致抗蚀剂。
在方框640处，可执行例如反应性离子蚀刻的蚀刻以移除晶片上的材料。蚀刻化学物质经选择以移除针对不连续表面特征的材料。举例来说，如果将蚀刻氮化硅层以形成不连续氮化硅表面，则可选择包括CF4的反应性离子蚀刻。另外，可蚀刻膜层中的一个以上的层。举例来说，所述蚀刻可移除氮化硅层和金属层。在此情况下，可使用单一蚀刻化学物质或多种蚀刻化学物质。
在蚀刻完成之后，在方框650处剥离任何剩余的光致抗蚀剂。可执行额外的清洁和冲洗步骤以作为剥离光致抗蚀剂的部分，以移除晶片上的残余物。
或者，在无色调颠倒工艺的情况下，可将用于方框630中的曝光的掩模反转以允许所述工艺用负色调光致抗蚀剂来操作。
根据另一实施例，可使用经聚焦离子束形成不连续表面。在此实施例中，不使用光致抗蚀剂。跨越晶片的表面扫描所述经聚焦离子束，且在经聚焦离子束扫描到的地方蚀刻晶片上的材料。举例来说，可通过经聚焦离子束扫描例如图5中所展示的蚀刻线等线。
在一个实施例中，在晶片的衬底中形成示范性不连续表面特征，以消除衬底中的应力。图7为说明在衬底中具有示范性不连续表面特征的晶片的横截面图的方框图。晶片700包括衬底710。经由如上文参看图6所描述的制造工艺所形成的蚀刻线712产生不连续表面特征。在蚀刻线712处，衬底710的原子平面断开，且允许所述原子平面膨胀到蚀刻线712中以消除衬底710中的应力。蚀刻线712可处于衬底710的前侧或背侧中。
在另一实施例中，在晶片的膜层中形成示范性不连续表面特征，以消除膜层中的应力。图8为说明在膜层中具有示范性不连续表面特征的晶片的横截面图的方框图。晶片800包括衬底810和膜层830。
膜层830包括蚀刻线832。蚀刻线832产生膜层830中的不连续表面特征。在蚀刻线832处，膜层830中的原子平面可膨胀以消除膜层830中的应力。尽管展示单一蚀刻线，但还可提供多条蚀刻线。蚀刻线532可处于衬底810的前侧或背侧中。
在蚀刻线832形成于膜层830中之后，可沉积隔离插塞834以部分地或完全地填充蚀刻线832。隔离插塞834防止将来沉积于膜层830上的层干扰膜层830。举例来说，如果将金属层沉积于膜层830上，则所述金属层可将膜层830中的互连件或通孔短接。用于隔离插塞834的材料的所要性质包括匹配的热膨胀系数和膜层830与隔离插塞834之间的用以防止分层的良好粘附。举例来说，隔离插塞834可为二氧化硅、氮化硅或聚酰亚胺。
尽管未图示，但隔离插塞834可与膜层830齐平。在隔离插塞834的沉积之后，可使用化学机械抛光工艺，以使隔离插塞834与膜层830齐平。
尽管在图8中仅展示一个膜层，但膜层可包括多层互连件或通孔(包括铜层或铝层)、组件(例如，晶体管或电容器)和绝缘层(例如，氧化硅或氮化硅)。如以上所述，(若干)蚀刻线可处于膜层中的任何一者或一者以上中。
根据一个实施例，可在晶片上以组合方式使用衬底中的不连续表面特征(如以上参看图7所说明)和膜层中的不连续表面特征(如以上参看图8所说明)，以消除晶片的多个位置中的应力。
尽管术语“穿硅通孔”包括字“硅”，但应注意，没有必要以硅来建构穿硅通孔。而是，所述材料可为任何装置衬底材料。
尽管已详细地描述了本发明及其优点，但应理解，在不脱离如由附加权利要求书所界定的本发明的技术的情况下，可在本文中进行各种改变、替代和更改。此外，本申请案的范围无意限于本说明书中所描述的工艺、机器、制造、物质组成、手段、方法和步骤的特定实施例。如所属领域的技术人员将易于从本发明了解，可根据本发明利用目前现存或稍后待开发的执行与本文中所描述的对应实施例大体上相同的功能或实现与所述对应实施例大体上相同的结果的工艺、机器、制造、物质组成、手段、方法或步骤。因此，所附权利要求书意欲在其范围内包括此些工艺、机器、制造、物质组成、手段、方法或步骤。

Claims (20)

1.一种半导体晶片，其包含：
半导体衬底，其具有前侧和背侧；以及
膜层，其位于所述半导体衬底的所述前侧上；
其中所述膜层和所述半导体衬底中的至少一者具有包含至少一条蚀刻线的第一不连续表面，所述第一不连续表面减小所述半导体晶片中的残余应力。
2.根据权利要求1所述的半导体晶片，其中所述至少一条蚀刻线减少所述半导体晶片的翘曲。
3.根据权利要求1所述的半导体晶片，其进一步包含所述膜层中的第二不连续表面，所述第二不连续表面包含至少一条蚀刻线，其中所述第一不连续表面也处于所述膜层中。
4.根据权利要求3所述的半导体晶片中，其中所述第一不连续表面大体上与所述第二不连续表面正交。
5.根据权利要求1所述的半导体晶片，其进一步包含隔离插塞，所述隔离插塞填充所述第一不连续表面的至少一部分。
6.根据权利要求5所述的半导体晶片，其中所述隔离插塞包含氧化硅膜。
7.根据权利要求1所述的半导体晶片，其中所述膜层包含氮化硅层，所述第一不连续表面处于所述氮化硅层中。
8.根据权利要求1所述的半导体晶片，其中所述第一不连续表面包含大体上彼此正交的至少两条蚀刻线。
9.根据权利要求1所述的半导体晶片，其被并入到选自由以下各者组成的群组的装置中：音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元，和计算机。
10.一种制造半导体晶片的方法，所述方法包含：
使所述半导体晶片薄化；以及
在使所述半导体晶片薄化之后在所述半导体晶片中蚀刻至少一条蚀刻线以形成不连续表面，所述不连续表面消除所述半导体晶片中的应力。
11.根据权利要求10所述的方法，其中在所述半导体晶片中蚀刻所述至少一条蚀刻线包含在所述半导体晶片的半导体衬底中蚀刻至少一条蚀刻线。
12.根据权利要求10所述的方法，其中在所述半导体晶片中蚀刻所述至少一条蚀刻线包含在所述半导体晶片的膜层中蚀刻至少一条蚀刻线。
13.根据权利要求12所述的方法，其中在所述半导体晶片的膜层中蚀刻所述至少一条蚀刻线包含：
在所述膜层的第一层中蚀刻至少一条蚀刻线；以及
在所述膜层的第二层中蚀刻至少一条蚀刻线。
14.根据权利要求10所述的方法，其进一步包含用隔离插塞来填充所述不连续表面的至少一部分。
15.根据权利要求14所述的方法，其进一步包含将所述隔离插塞背面研磨到所述半导体晶片的表面水平。
16.一种半导体晶片，其包含：
半导体衬底；
膜层；以及
用于消除所述半导体衬底和所述膜层中的至少一者中的应力的装置。
17.根据权利要求16所述的半导体晶片，其进一步包含：
用于隔离的装置，其填充所述应力消除装置的至少一部分。
18.根据权利要求17所述的半导体晶片，其中所述隔离装置防止信号跨越所述应力消除装置短接。
19.根据权利要求17所述的半导体晶片，其中所述应力消除装置安置于所述膜层中。
20.根据权利要求16所述的半导体晶片，其中所述应力消除装置安置于所述半导体衬底中。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8417922B2 (en) * 2006-08-02 2013-04-09 Qualcomm Incorporated Method and system to combine multiple register units within a microprocessor
US8445994B2 (en) 2009-05-07 2013-05-21 Qualcomm Incorporated Discontinuous thin semiconductor wafer surface features
US8083362B2 (en) 2010-04-29 2011-12-27 Skyline Solar, Inc. Thin film reflective coating pinning arrangement
CN103109350A (zh) * 2010-09-30 2013-05-15 飞思卡尔半导体公司 处理半导体晶片的方法、半导体晶片以及半导体器件
US9355967B2 (en) 2013-06-24 2016-05-31 Qualcomm Incorporated Stress compensation patterning
US9397051B2 (en) 2013-12-03 2016-07-19 Invensas Corporation Warpage reduction in structures with electrical circuitry
US9761539B2 (en) 2015-06-29 2017-09-12 Globalfoundries Inc. Wafer rigidity with reinforcement structure
KR102634946B1 (ko) 2016-11-14 2024-02-07 삼성전자주식회사 반도체 칩

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339251B2 (en) * 1998-11-10 2002-01-15 Samsung Electronics Co., Ltd Wafer grooves for reducing semiconductor wafer warping
US20030216009A1 (en) * 2002-05-15 2003-11-20 Hitachi, Ltd. Semiconductor device and manufacturing the same
US20060024921A1 (en) * 2004-07-27 2006-02-02 Jui-Tsen Huang [method of relieving wafer stress]
CN101075588A (zh) * 2006-05-16 2007-11-21 台湾积体电路制造股份有限公司 半导体结构、半导体晶片及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0547684A3 (en) * 1991-12-18 1996-11-06 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor body comprising a carrier wafer and a monocrystalline semiconducting top layer
JPH07130836A (ja) * 1993-11-01 1995-05-19 Matsushita Electric Ind Co Ltd 素子分離の形成方法
JPH0917702A (ja) * 1995-06-29 1997-01-17 Hitachi Cable Ltd Ｓｉ基板及びその製造方法
KR100273704B1 (ko) * 1997-12-20 2000-12-15 윤종용 반도체기판제조방법
US6103593A (en) * 1998-02-13 2000-08-15 Advanced Micro Devices, Inc. Method and system for providing a contact on a semiconductor device
JP2003110017A (ja) * 2001-09-28 2003-04-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003115483A (ja) * 2001-10-05 2003-04-18 Seiko Instruments Inc 基板の湾曲を低減させる薄膜積層素子の製造方法
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
US7223673B2 (en) * 2004-07-15 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device with crack prevention ring
CN101238570B (zh) * 2005-08-17 2013-01-02 富士通株式会社 半导体器件及其制造方法
TWI416663B (zh) * 2005-08-26 2013-11-21 Hitachi Ltd Semiconductor device manufacturing method and semiconductor device
JP4984558B2 (ja) 2006-02-08 2012-07-25 富士通セミコンダクター株式会社 半導体装置の製造方法
US8445994B2 (en) 2009-05-07 2013-05-21 Qualcomm Incorporated Discontinuous thin semiconductor wafer surface features

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6339251B2 (en) * 1998-11-10 2002-01-15 Samsung Electronics Co., Ltd Wafer grooves for reducing semiconductor wafer warping
US20030216009A1 (en) * 2002-05-15 2003-11-20 Hitachi, Ltd. Semiconductor device and manufacturing the same
US20060024921A1 (en) * 2004-07-27 2006-02-02 Jui-Tsen Huang [method of relieving wafer stress]
CN101075588A (zh) * 2006-05-16 2007-11-21 台湾积体电路制造股份有限公司 半导体结构、半导体晶片及其制造方法

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