CN101238570B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种具有多层布线结构的半导体器件及其制造方法，其目的在于，提供一种可靠性及制造成品率高、且在设计上的限制少的半导体器件及其制造方法。本发明的半导体器件包括：布线20、40、60、80，其形成在衬底10上；低介电常数膜12、32、52、72、92，其形成在布线20、40、60、80的周围；加强用绝缘膜42a、62a、82a、1 02a，其由弹性模量比低介电常数膜12、32、52、72、92形成材料的弹性模量大的电介质材料形成，且在沿着垂直衬底面的方向观察时重叠配置于布线20、40、60、80上；加强用绝缘膜22b、42b、62b、82b、102b，其交叉配置于布线20、40、60、80上。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种具有多层布线结构的半导体器件及其制造方法。 
背景技术
依照国际半导体技术蓝图(ITRS：International Technology Roadmap forSemiconductors)，一代又一代地推进着CMOS-LSI器件的高集成化及晶体管元件的缩小化。伴随与此，也在推进着元件内部布线的细微化及多层布线化。目前最高性能的IC芯片内部所包含的布线又长又大，其总长度达到数～10km。同时，布线间隔变窄，且布线间电容也增大。因此，尤其在逻辑器件中，这些布线所产生的信号延迟(布线延迟)正成为阻碍CMOS-LSI器件的处理速度的高速化的主要原因之一。 
布线延迟是基于布线电阻和布线间电容的乘积来决定的。因此，为了减少布线延迟，重要的是使布线金属低电阻化及减少布线间电容。有关使布线金属低电阻化，确立了代替以往所使用的铝(Al)，而将具有更低电阻率的铜(Cu)作为布线金属使用的技术。将Cu用于布线金属的半导体器件已被大量生产。另一方面，关于减少布线间电容，研究着代替以往所使用的氧化硅膜(SiO2)，而将采用介电常数低的材料形成低介电常数膜(Low-k膜)用作层间绝缘膜的技术，且一部分已经被应用。低介电常数膜采用烯丙醚类有机材料或者碳氟化合物类等。这些材料的介电常数大致为3左右，与SiO2 (介电常数为4左右)相比相当小。然而，仅仅通过改善层间绝缘膜的材质难以实现下一代所需的低介电常数化。为了实现更进一步的低介电常数化，对这些材料导入空穴(porous：多孔)的方法被视为最有希望，并进行着大规模的开发。导入了空穴的低介电常数膜一般被称作多孔Low-k膜。 
专利文献1：JP特开2004-119969号公报 
专利文献2：JP特开2002-30249号公报 
专利文献3：JP特开2001-67963号公报 
发明内容
发明所要解决的问题 
已知，包括多孔Low-k膜的低介电常数膜一般具有介电常数越低则机械强度越低的特性。图59表示各种低介电常数膜及SiO2膜的介电常数与弹性模量(young率：杨氏模量)之间关系的曲线图，其中，该各种低介电常数膜及SiO2膜是利用作为低介电常数膜的成膜方法的具有典型的CVD(Chemical Vapor Deposition)法及SOD(Spin On Deposition)法来成膜的。曲线图的横轴表示介电常数，纵轴表示弹性模量(GPa)的对数。如图59所示，低介电常数膜及SiO2膜等的介电常数及弹性模量，虽存在一些偏差但其介电常数与弹性模量的对数处于大致成正比例关系。即，可知介电常数越低则机械强度越低。 
在LSI的制造工序中存在如下的工序，即如焊接工序一样地产生垂直于衬底面方向的应力的工序，以及如利用CMP(Chemical Mechanical Polishing)法的研磨工序一样地产生衬底面内方向的应力的工序。更进一步地，在切开IC芯片的切割工序以及其后的封装状态中，在元件的内部产生包括剪切应力的复杂的应力。在为了减少布线间电容的利用低介电常数膜的半导体器件中，确保对应这些应力的充分的机械强度是困难的。从而，在采用了低介电常数膜的半导体器件中，易发生变形及断线等，所以可靠性及制造成品率降低成为问题。为实现下一代的CMOS-LSI器件，则需解决此问题。 
另外，已知由于多孔Low-k膜一般密度小，所以不但机械强度低而且热传导率也低。若配置在布线周围的绝缘膜的热传导率低，则布线所放出的热难于散到衬底或芯片之外。因此，特别是采用多孔Low-k膜的半导体器件也会产生芯片工作时的温度上升的问题。 
专利文献1公开了，设置不具有电路功能的机械加强插件的技术。伴随与此还公开了，设置加强布线层(加强导电层、牺牲布线)的技术。采用Cu等来形成加强插件及加强布线层。由此，最好是提高作为芯片整体的机械强度及表面的粘合强度。然而，在此情况下，由于将加强插件及加强布线层与通常的布线及支柱分别设置，因此在布线-加强插件之间和布线-加强布线层之间会形成新的寄生电容。即，随着增强机械强度，半导体器件的性能下 降。而且，需要在设计阶段预先配置这些加强部，因此设计上的限制也多。 
本发明的目的在于，提供一种可靠性及制造成品率高，且在设计上的限制少的半导体器件及其制造方法。 
用于解决课题的方法 
上述目的通过具有如下特征的半导体器件达成，具有：布线，其形成在衬底上；绝缘层，其形成在所述布线的周围；加强部，其至少一部分由弹性模量比所述绝缘层的形成材料更大的电介质材料形成。 
所述本发明半导体器件，其特征在于，所述加强部包括第一加强层，其中，在沿着垂直于衬底面的方向观察时，该第一加强层重叠配置于所述布线上。所述本发明半导体器件，其特征在于，所述第一加强层具有与所述布线大致相同的平面形状。所述本发明半导体器件，其特征在于，所述加强部包括第二加强层，其中，在沿着垂直于衬底面的方向观察时，所述第二加强层以不重叠于所述布线上的方式配置。 
另外，上述目的通过具有如下特征的半导体器件达成，具有：布线，其形成在衬底上；绝缘层，其形成在所述布线的周围；加强部，其至少一部分由弹性模量比所述绝缘层的形成材料更大的电介质材料形成；所述加强部包括第一加强层和第二加强层，其中，在沿着垂直于衬底面的方向观察时，该第一加强层重叠配置于所述布线上，在沿着垂直于衬底面的方向观察时，所述第二加强层以不重叠于所述布线上的方式配置；所述布线和所述第一加强层的平面大小及形状相同；所述第二加强层的一部分形成为与所述布线同一个层。 
另外，上述目的通过具有如下特征的半导体器件的制造方法达成，将具有规定平面形状的加强层形成在衬底上；在包括所述加强层上的区域，由弹性模量比所述加强层更小的材料形成绝缘层；去除所述加强层上的所述绝缘层，从而形成布线槽；在所述布线槽内形成布线。 
另外，上述目的通过具有如下特征的半导体器件的制造方法达成，将具有规定平面形状的加强层形成在衬底上；在包括所述加强层上的区域，由弹性模量比所述加强层更小的材料形成绝缘层；去除所述加强层上的所述绝缘层，从而形成布线槽；在所述布线槽内形成布线；所述布线和所述加强层的 平面大小及形状相同；采用相同的光掩模来形成所述加强层和所述布线槽。 
更进一步，上述目的通过具有如下特征的半导体器件的制造方法达成，将分别具有规定平面形状的第一及第二加强层形成在衬底上；在除了所述第一及第二加强层的形成区域以外的区域，由弹性模量比所述第一及第二加强层更小的材料形成绝缘层；去除所述第一加强层的上层部，从而形成布线槽；在所述布线槽内形成布线。 
另外，上述目的通过具有如下特征的半导体器件的制造方法达成，将成为第一及第二加强层的薄膜形成在衬底上；去除所述第一加强层形成区域的所述薄膜上层部，从而形成布线槽；在所述布线槽内形成布线；对所述薄膜进行图案成形，从而形成所述第一及第二加强层；在除了所述第一及第二加强层的形成区域以外的区域，由弹性模量比所述第一及第二加强层更小的材料形成绝缘层。 
另外，上述目的通过具有如下特征的半导体器件达成，具有：布线，其形成在衬底上，绝缘层，其形成在所述布线的周围，加强部，其至少一部分由弹性模量比所述绝缘层的形成材料更大的电介质材料形成，所述加强部包括第一加强层和第二加强层，其中，在沿着垂直于衬底面的方向观察时，该第一加强层重叠配置于所述布线上，在沿着垂直于衬底面的方向观察时，所述第二加强层以不重叠于所述布线上的方式配置；所述布线和所述第一加强层的平面大小及形状相同；所述第二加强层的一部分形成为与所述布线同一个层；在所述第一加强层和第二加强层的形成区域以外的所述布线的周围，形成所述绝缘层。 
发明的效果 
根据本发明，能够实现可靠性及制造成品率高，且在设计上的限制少的半导体器件及其制造方法。 
附图说明
图1是表示本发明的一个实施方式的半导体器件的第一基本结构的图。 
图2是表示本发明的一个实施方式的半导体器件的第一基本结构的剖视图。 
图3是表示本发明的一个实施方式的半导体器件的第一基本结构的剖视图。 
图4是表示比较例1的半导体器件的结构的图。 
图5是表示比较例1的半导体器件的结构的剖视图。 
图6是表示比较例1的半导体器件的结构的剖视图。 
图7是表示比较例2的半导体器件的结构的图。 
图8是表示比较例2的半导体器件的结构的剖视图。 
图9是表示本发明的一个实施方式的第一基本结构的计算模型的变形情况的图。 
图10是表示比较例1的计算模型的变形情况的图。 
图11是表示比较例2的计算模型的变形情况的图。 
图12是表示去除了低介电常数膜的比较例2的计算模型的图。 
图13是表示在对各计算模型向+X方向、+Y方向及垂直方向施加单位负荷的情况下位移量的计算结果的曲线图。 
图14是表示本发明的一个实施方式的半导体器件的第二基本结构的图。 
图15是表示本发明的一个实施方式的半导体器件的第二基本结构的剖视图。 
图16是表示本发明的一个实施方式的半导体器件的第二基本结构的剖视图。 
图17是表示比较例3的半导体器件的结构的图。 
图18是表示比较例3的半导体器件的结构的剖视图。 
图19是表示比较例3的半导体器件的结构的剖视图。 
图20是表示在对各计算模型向衬底面内方向及垂直方向施加负荷的情况下位移量的计算结果的曲线图。 
图21是表示本发明的一个实施方式的半导体器件的第三基本结构的图。 
图22是表示本发明的一个实施方式的半导体器件的第三基本结构的剖视图。 
图23是表示本发明的一个实施方式的半导体器件的第三基本结构的剖视图。 
图24是表示本发明的一个实施方式的半导体器件的第四基本结构的图。 
图25是表示本发明的一个实施方式的半导体器件的第四基本结构的剖视图。 
图26是表示本发明的一个实施方式的半导体器件的第四基本结构的剖视图。 
图27是表示比较例4的半导体器件的结构的图。 
图28是表示比较例4的半导体器件的结构的剖视图。 
图29是表示比较例4的半导体器件的结构的剖视图。 
图30是表示在对各计算模型向衬底面内方向及垂直方向施加负荷的情况下位移量的计算结果的曲线图。 
图31是表示使加强用绝缘膜的间距(pitch)变化时位移量相对负荷变化的曲线图。 
图32是表示使加强用绝缘膜的宽度变化时位移量相对负荷变化的曲线图。 
图33是表示使加强用绝缘膜的形成材料的弹性模量变化时位移量相对负荷变化的曲线图。 
图34是表示使低介电常数膜的形成材料的弹性模量变化时位移量相对负荷变化的曲线图。 
图35是表示本发明的一个实施方式的实施例1的半导体器件的制造方法的工序剖视图。 
图36是表示本发明的一个实施方式的实施例1的半导体器件的制造方法的工序剖视图。 
图37是表示本发明的一个实施方式的实施例1的半导体器件的制造方 法的工序剖视图。 
图38是表示本发明的一个实施方式的实施例1的半导体器件的制造方法的工序剖视图。 
图39是表示本发明的一个实施方式的实施例1的半导体器件的制造方法的工序剖视图。 
图40是表示本发明的一个实施方式的实施例2的半导体器件的制造方法的工序剖视图。 
图41是表示本发明的一个实施方式的实施例2的半导体器件的制造方法的工序剖视图。 
图42是表示本发明的一个实施方式的实施例2的半导体器件的制造方法的工序剖视图。 
图43是表示本发明的一个实施方式的实施例2的半导体器件的制造方法的工序剖视图。 
图44是表示本发明的一个实施方式的实施例3的半导体器件的制造方法的工序剖视图。 
图45是表示本发明的一个实施方式的实施例3的半导体器件的制造方法的工序剖视图。 
图46是表示本发明的一个实施方式的实施例3的半导体器件的制造方法的工序剖视图。 
图47是表示本发明的一个实施方式的实施例3的半导体器件的制造方法的变形例的工序剖视图。 
图48是表示本发明的一个实施方式的实施例3的半导体器件的制造方法的变形例的工序剖视图。 
图49是表示本发明的一个实施方式的实施例3的半导体器件的制造方法的变形例的工序剖视图。 
图50是表示本发明的一个实施方式的实施例3的半导体器件的制造方法的变形例的工序剖视图。 
图51是表示本发明的一个实施方式的实施例4的半导体器件的制造方法的工序剖视图。     
图52是表示本发明的一个实施方式的实施例4的半导体器件的制造方 法的工序剖视图。 
图53是表示本发明的一个实施方式的实施例4的半导体器件的制造方法的工序剖视图。 
图54是表示本发明的一个实施方式的实施例4的半导体器件的制造方法的工序剖视图。 
图55是表示本发明的一个实施方式的实施例4的半导体器件的制造方法的工序剖视图。 
图56是表示本发明的一个实施方式的实施例4的半导体器件的制造方法的工序剖视图。 
图57是表示本发明的一个实施方式的实施例4的半导体器件的制造方法的工序剖视图。 
图58是表示本发明的一个实施方式的实施例4的半导体器件的制造方法的工序剖视图。 
图59是表示各种低介电常数膜和SiO2膜的介电常数与弹性模量之间的关系的曲线图。 
附图标记说明： 
10硅衬底 
11SiO2膜 
12、32、52、72、92低介电常数膜 
14、34、54、74硬掩模膜 
16、17、36、37、56、57、76、77布线槽 
18、19、38、39、58、59、78、79阻挡金属层 
20、21、40、41、60、61、80、81布线 
22a、22b、42a、42b、62a、62b、82a、82b、102a、102b加强用绝缘膜 
24、44、64、84盖膜 
86虚设叠孔(dummy stack Via) 
88导通部 
122、134、135、138、139 SiO2膜 
124阴性抗蚀剂 
126抗蚀剂层 
128导通部 
130通孔 
132SiN膜 
136SiC膜 
137MES膜 
140、141加强部槽 
142、144、146、148气隙(air gap)牺牲膜 
150脱气用孔部 
152、154、156、158空隙 
具体实施方式
利用图1至图58说明本发明的一个实施方式的半导体器件及其制造方法。图1示出了本实施方式的半导体器件的第一基本结构。图2(a)示出了沿着图1的A-A线切断的半导体器件的截面结构，图2(b)示出了沿着图1的B-B线切断的半导体器件的截面结构。图3(a)示出了沿着图1的C-C线切断的半导体器件的截面结构，图3(b)示出了沿着图1的D-D线切断的半导体器件的截面结构。在此，将图1的左右方向作为X轴，并将右方向作为+X方向。而且，将图1的上下方向作为Y轴，并将上方向作为+Y方向。A-A线及B-B线与X轴平行，而C-C线及D-D线与Y轴平行。即图2(a)、(b)所示的截面垂直于Y轴，图3(a)、(b)所示的截面垂直于X轴。本例的布线结构是一种将相同图案的布线重叠配置4层的最简单的多层布线结构。 
如图1至图3所示，半导体器件具有形成了MOS晶体管等半导体元件的硅衬底10。在硅衬底10上的整个面上，形成有作为基底绝缘膜的氧化硅膜(SiO2膜)11。在SiO2膜11上，例如形成有相互并列且大致与X轴平行地延伸的多个加强用绝缘膜(第二加强层)22b。例如使用SiO2、SiOxCy、SiCx、SiNx或者它们的组合物，作为加强用绝缘膜22b的形成材料。另外，在SiO2 膜11上的除了加强用绝缘膜22b形成区域以外的区域，采用了与加强用绝缘膜22b的形成材料相比介电常数小且弹性模量(杨氏模量)小的材 料形成低介电常数膜12。例如，在将SiO2用作加强用绝缘膜22b的形成材料的情况下，将比SiO2介电常数小且弹性模量小的SiOC等用作低介电常数膜12的形成材料。加强用绝缘膜22b和低介电常数膜12具有相互大致相等的膜厚。在低介电常数膜12上和加强用绝缘膜22b上，例如采用SiC形成硬掩模膜14。在硬掩模膜14、低介电常数膜12及加强用绝缘膜22b上，形成例如相互并列且与Y轴平行地延伸的多个布线槽16。在多个布线槽16的内壁面，例如采用钽(Ta)分别形成阻挡金属层18。在内壁面形成有阻挡金属层18的布线槽16内，埋入成为第一层布线20的例如Cu层。在硬掩模膜14上和布线20上的衬底整个面上，例如采用SiC形成Cu的扩散防止膜(盖膜)24。 
在盖膜24上，形成多个加强用绝缘膜(第一加强层)42a和多个加强用绝缘膜(第二加强层)42b，其中，所述多个加强用绝缘膜42a在沿着垂直于衬底面的方向观察时分别与多个布线20重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜42b在沿着垂直于衬底面的方向观察时分别与多个加强用绝缘膜22b重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜42a、42b，并且所述加强用绝缘膜42a、42b在同一个面内相互交叉。加强用绝缘膜42b的下层部在与加强用绝缘膜42a形成在同层。在盖膜24上的除了加强用绝缘膜42a、42b形成区域以外的区域，例如采用SiOC形成低介电常数膜32。加强用绝缘膜42a、42b的形成材料与低介电常数膜32的形成材料相比介电常数大且弹性模量大。在低介电常数膜32上和加强用绝缘膜42b上，例如采用SiC形成硬掩模膜34。在加强用绝缘膜42a的正上方，形成有分别与多个加强用绝缘膜42a重叠且与Y轴大致平行地延伸的多个布线槽36。在多个布线槽36的内壁面，例如采用Ta分别形成阻挡金属层38。在形成有阻挡金属层38的布线槽36内，埋入成为第二层布线40的例如Cu层。布线40在沿着垂直于衬底面的方向观察时与加强用绝缘膜42a重叠配置，且具有与加强用绝缘膜42a大致相同的平面形状。在硬掩模膜34上和布线40上的衬底整个面上，例如采用SiC形成盖膜44。 
在盖膜44上，形成多个加强用绝缘膜62a和多个加强用绝缘膜62b，其中，所述多个加强用绝缘膜62a在沿着垂直于衬底面的方向观察时分别与多个布线40重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜62b在沿 着垂直于衬底面的方向观察时分别与多个加强用绝缘膜42b重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜62a、62b，并且所述加强用绝缘膜62a、62b在同一个面内相互交叉。加强用绝缘膜62b的下层部与加强用绝缘膜62a形成在同层。在盖膜44上的除了加强用绝缘膜62a、62b形成区域以外的区域，例如采C形成低介电常数膜52。加强用绝缘膜62a、62b的形成材料与低介电常数膜52的形成材料相比介电常数大且弹性模量大。在低介电常数膜52上和加强用绝缘膜62b上，例如采用SiC形成硬掩模膜54。在加强用绝缘膜62a的正上方，形成分别与多个加强用绝缘膜62a重叠且分别与Y轴大致平行地延伸的多个布线槽56。在多个布线槽56的内壁面，例如采用Ta分别形成阻挡金属层58。在形成有阻挡金属层58的布线槽56内，埋入成为第三层布线60的例如Cu层。布线60在沿着垂直于衬底面的方向观察时与加强用绝缘膜62a重叠配置，且其具有与加强用绝缘膜62a大致相同的平面形状。在硬掩模膜54上和布线60上的衬底整个面上，例如采用SiC形成盖膜64。 
在盖膜64上，形成多个加强用绝缘膜82a和多个加强用绝缘膜82b，其中，所述多个加强用绝缘膜82a在沿着垂直于衬底面的方向观察时分别与多个布线60重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜82b在沿着垂直于衬底面的方向观察时分别与多个加强用绝缘膜62b重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜82a、82b，并且所述加强用绝缘膜82a、82b在同一个面内相互交叉。加强用绝缘膜82b的下层部与加强用绝缘膜82a形成在同层。在盖膜64上的除了加强用绝缘膜82a、82b形成区域以外的区域，例如采用SiOC形成低介电常数膜72。加强用绝缘膜82a、82b的形成材料与低介电常数膜72的形成材料相比介电常数大且弹性模量大。在低介电常数膜72上和加强用绝缘膜82b上，例如采用SiC形成硬掩模膜74。在加强用绝缘膜82a的正上方，形成与多个加强用绝缘膜82a重叠且分别与Y轴大致平行地延伸的多个布线槽76。在多个布线槽76的内壁面，例如采用Ta分别形成阻挡金属层78。在形成有阻挡金属层78的布线槽76内，埋入成为第四层布线80的例如Cu层。布线80在沿着垂直于衬底面的方向观察时与加强用绝缘膜82a重叠配置，且其具有与加强用绝缘膜82a大致相同的平面形状。在硬掩模膜74上和布线80上的衬底整个面 上，例如采用SiC形成盖膜84。 
在盖膜84上，形成有多个加强用绝缘膜102a和多个加强用绝缘膜102b，其中，所述多个加强用绝缘膜102a在沿着垂直于衬底面的方向观察时分别与布线80重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜102b在垂直于衬底面的方向观察时分别与加强用绝缘膜82b重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜102a、102b，并且所述加强用绝缘膜102a、102b在同一个面内相互交叉。加强用绝缘膜102a、102b相互形成在同层。在盖膜84上的除了加强用绝缘膜102a、102b形成区域以外的区域形成低介电常数膜92。 
本实施方式的第一基本结构的特征在于，设置有低介电常数膜12、32、52、72、92和加强用绝缘膜22b、42a、42b、62a、62b、82a、82b、102a、102b，其中，所述低介电常数膜12、32、52、72、92作为绝缘膜发挥作用，所述加强用绝缘膜22b、42a、42b、62a、62b、82a、82b、102a、102b由与低介电常数膜12、32、52、72、92的形成材料相比介电常数大且弹性模量大的SiO2等介质材料形成，并且在作为绝缘膜而发挥作用同时作为用于加强半导体器件的机械强度的加强部发挥作用。在布线20、40、60、80的每一个正下方或者大体正上方，形成加强用绝缘膜42a、62a、82a、102a，所述加强用绝缘膜42a、62a、82a、102a在沿着垂直于衬底面的方向观察时与布线20、40、60、80重叠配置。形成加强用绝缘膜22b、42b、62b、82b、102b，所述加强用绝缘膜22b、42b、62b、82b、102b与加强用绝缘膜42a、62a、82a、102a分别在同一个面内交叉，且以在沿着垂直于衬底面的方向观察时与布线20、40、60、80不重叠的方式配置。在除了加强用绝缘膜22b、42a、42b、62a、62b、82a、82b、102a、102b的形成区域以外的布线20、40、60、80周围，形成低介电常数膜12、32、52、72、92。 
相互重叠并层叠的加强用绝缘膜42a、62a、82a、102a及布线20、40、60、80作为以规定间隔配置的多个第一壁发挥作用(图3(b)表示平行于第一壁的壁面的截面)。第一壁有时也包括连接下层布线和上层布线的导通部。而且，根据布线20、40、60、80的配置，第一壁也可以有时不包括布线20、40、60、80的某一个或者全部。 
另一方面，相互重叠并层叠的加强用绝缘膜22b、42b、62b、82b、102b 作为与第一壁大致垂直且以规定间隔配置多个第二壁发挥作用(图2(b)表示平行于第二壁的壁面的截面)。此外，可以代替加强用绝缘膜22b，而配置与布线20形成在同层的虚设布线，而且也可以在加强用绝缘膜42b、62b、82b上，配置与布线40、60、80形成在同层的虚设布线。在此情况下，虚设布线与加强用绝缘膜22b、42b、62b、82b、102b一同作为第二壁发挥作用。 
第一及第二壁不包括低介电常数膜12、32、52、72、92。作为构成第一及第二壁的加强用绝缘膜22b、42a、42b、62a、62b、82a、82b、102a、102b的形成材料的SiO2等、以及作为布线20、40、60、80的形成材料的Cu等，与作为低介电常数膜12、32、52、72、92的形成材料的SiOC等比较弹性模量更大。因此，通过将大致相互正交的第一及第二壁作为结构体来设置，由此半导体器件的机械强度提高。 
因为，通过加强用绝缘膜22b、42a、42b、62a、62b、82a、82b、102a、102b及布线20、40、60、80来确保半导体器件的机械强度，因此低介电常数膜12、32、52、72、92不需要高的机械强度。从而，能够对低介电常数膜12、32、52、72、92采用弹性模量及介电常数小的材料。而且，代替低介电常数膜12、32、52、72、92，而将具有更小介电常数的空气层(空隙)作为绝缘层来利用的所谓的气隙结构的半导体器件，也能够获得高的机械强度。 
进而，通常弹性模量相对较大的SiO2等材料与低介电常数膜相比热传导率高。从而，通过设置用SiO2形成的加强用绝缘膜22b、42a、42b、62a、62b、82a、82b、102a、102b，Cu布线所产生的热易于传递到较外部，能够获得高的散热效果。 
在此，为了使本实施方式的效果更加明确，将第一基本结构的布线结构与下面示出的两个比较例的布线结构进行比较。 
图4示出了作为相对第一基本结构的比较例1的现有半导体器件的结构。图5示出了沿着图4的A-A线切断的半导体器件的截面结构，图6示出了沿着图4的C-C线切断的半导体器件的截面结构。为了易于与本实施方式比较，比较例1的布线图案设为与图1至图3所示的第一基本结构相同。如图4至图6所示，比较例1的半导体器件与第一基本结构的不同点在于，没有设置加强用绝缘膜22b、42a、42b、62a、62b、82a、82b、102a、102b， 层间绝缘膜及最上层的绝缘膜仅包括低介电常数膜12、32、52、72、92。 
图7示出了作为相对第一基本结构的比较例2的本发明申请人在日本专利申请(JP特愿2003-47768号；下面称作“专利申请1”)中所提出的半导体器件的结构。图8示出了沿着图7的A-A线切断的半导体器件的截面结构。比较例2的布线图案也设为与第一基本结构相同。在此，为了抑制伴随低介电常数膜导入的机械强度降低，专利文献1所提出的半导体器件具有配置了例如采用Cu形成的加强用虚设叠孔的结构。在此结构中，为了使其能够拥有应对垂直应力的充分的机械强度，需要以例如大约15％以上的面积比设置虚设叠孔。因此，设计自由度未必不高。 
如图7及图8所示，在比较例2中，具有与比较例1相同结构的基础上，还形成有重叠了4层的导通部88的多个虚设叠孔86。向内壁面形成有阻挡金属层的通孔内埋入Cu层，从而形成各层的导通部88。设置虚设叠孔86是为了提高半导体器件的机械强度。多个虚设叠孔86的截面积的总和设为与第一基本结构的第二壁(加强用绝缘膜22b、42b、62b、82b、102b)的截面积的总和大致相同。 
关于本实施方式的第一基本结构、比较例1及比较例2，验证了施加外力时所产生的应力及位移量。通过利用有限元法的数值模拟，求得应力及位移量。在有限元法中，能够获得通过将模型的边界设为对称边界条件使计算尺寸变小的方法。因此，只要将各结构的俯视图(图1、图4、图7)的中央部的用点划线所围住的范围进行模型化并计算即可。将计算模型的尺寸设为0.98μm□(角)，并将布线20、40、60、80及加强用绝缘膜22b、42a、42b、62a、62b、82a、82b、102a、102b的宽度设为等同于最小布线宽度的0.14μm，并将间距(pitch)设为0.98μm。在此，间距是指相邻的布线(或者加强用绝缘膜)的中心轴之间的距离。而且，将布线20、40、60、80的高度设为0.25μm，将加强用绝缘膜42a、62a、82a、102a(导通层)的高度设为0.3μm。将低介电常数膜12、32、52、72、92的形成材料的弹性模量设为2.25GPa，将泊松比设为0.25。此弹性模量及泊松比的值为通常市场上所出售的典型的低介电常数膜材料的物理值。将加强用绝缘膜22b、42a、42b、62a、62b、82a、82b、102a、102b的形成材料的弹性模量设为70GPa，泊松比设为0.17。该弹性模量及泊松比的值是通常的SiO2的物理值。 
对于布线结构，分别作为衬底面内方向的+X方向及+Y方向施加单位负荷的情况下，以及垂直方向施加单位负荷的情况下，计算其位移量。在此，衬底面内方向的负荷是，假设利用CMP法的研磨工序，对布线结构的最上层部所施加的负荷。图9至图11示出了沿着+X方向(用图中的粗箭头表示)施加负荷时的计算模型的变形情况。图9示出了本实施方式的第一基本结构的计算模型的变形情况，图10示出了比较例1的计算模型的变形情况，图11示出了比较例2的计算模型的变形情况。在图9至图11中，为了便于理解，对位移量分别乘以相同系数，从而将变形放大表示。图12示出了去低介电常数膜而处于没有施加负荷的状态的比较例2的计算模型，以使虚设叠孔86的配置易于理解。 
若比较沿着+X方向施加单位负荷时的最上层部的位移量，则如图9至图12所示，可知第一基本结构的计算模型的位移量与比较例1及2的计算模型的位移量相比明显地小。 
在此，当假设粘着在IC封装的芯片状晶片(Wafer)由于热膨胀或者热收缩而弯曲这样的情况时，会变成对计算模型的侧面施加衬底面内方向的负荷(拉伸负荷或者压缩负荷)。对此上述的计算中，由于为了使其简单化对布线结构的最上层部施加衬底面内方向的负荷，所以没有严密地分析这种晶片的热变形。然而，施加负荷的方向同样是衬底面内方向，所以可以认为结构对热变形的影响也呈现出与上述计算结构相同的趋势。即，可以认为与比较例1及2相比较，本实施方式的第一基本结构难于产生热变形。 
图13是表示对于各计算模型分别向衬底面内方向(+X方向及+Y方向)和垂直方向施加单位负荷情况下的位移量的计算结果的曲线图。曲线图的纵轴表示位移量的相对值，并且将比较例1的衬底面内方向(+X方向)的位移量和垂直方向的位移量分别设为1。如图13所示可知，向垂直方向施加负荷时的第一基本结构的垂直方向的位移量与比较例1相比显著地减少。而且，比较例2的垂直方向的位移量也减少到与第一基本结构相同的程度。另一方面，向衬底面内方向施加负荷的情况下，第一基本结构的衬底面内方向的位移量较少至比较例1的20％左右，相对于此，比较例2的衬底面内方向的位移量为比较例1的70％左右。如此地，在比较例2的结构中，虽然对垂直方向负荷的抵抗性高，但是对衬底面内方向负荷的抵抗性并不是那么 高。这是因为，虚设叠孔86并不是向衬底面内方向延伸的加强，所以对衬底面内方向负荷没有那样有效。对此在本实施方式的第一基本结构中，通过分别设置沿着衬底面内方向延伸并相互大致垂直交叉的第一及第二壁，不但对垂直方向负荷的抵抗性高且还对衬底面内方向负荷的抵抗性高。如上所述，可知在本实施方式的第一基本结构中，不依赖于负荷的施加方向，就能够获得高的机械强度。 
图14示出了本实施方式的半导体器件的第二基本结构。图15(a)示出了沿着图14的A-A线切断的半导体器件的截面结构，图15(b)示出了沿着图14的B-B线切断的半导体器件的截面结构。图16(a)示出了沿着图14的C-C线切断的半导体器件的截面结构，图16(b)示出了沿着图14的D-D线切断的半导体器件的截面结构。第二基本结构具有相互大致垂直延伸的布线之间在同一个面内交叉的布线结构。 
如图14至图16所示，在硅衬底10上的整个面上，形成有SiO2膜11。在SiO2膜11上，例如采用SiOC形成低介电常数膜12。在低介电常数膜12上，例如采用SiC形成硬掩模膜14。在硬掩模膜14及低介电常数膜12中，形成相互并列且与Y轴大致平行地延伸的多个布线槽16、及相互并列且与X轴大致平行地延伸的多个布线槽17。在多个布线槽16、17的内壁面，例如采用Ta分别形成阻挡金属层18、19。在形成有阻挡金属层18的布线槽16内，埋入成为第一层布线20的例如Cu层。同样地，在形成有阻挡金属层19的布线槽17内，埋入成为布线21的的例如Cu层。布线20、21在同一个面内相互交叉构成网格状的布线。在硬掩模膜14上及布线20、21上的衬底整个面上，例如采用SiC形成盖膜24。 
在盖膜24上，形成多个加强用绝缘膜42a和多个加强用绝缘膜42b，其中，所述多个加强用绝缘膜42a在沿着垂直于衬底面的方向观察时分别与布线20重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜42b在沿着垂直于衬底面的方向观察时分别与布线21重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜42a、42b，并且所述加强用绝缘膜42a、42b在同一个面内相互交叉。在盖膜24上的除了加强用绝缘膜42a、42b的形成区域以外的区域，例如采用SiOC形成低介电常数膜32。加强用绝缘膜42a、42b的形成材料与低介电常数膜32的形成材料相比介电常数大且弹性 模量大。在低介电常数膜32上，例如采用SiC形成硬掩模膜34。在加强用绝缘膜42a的正上方，形成分别与加强用绝缘膜42a重叠且与Y轴大致平行地延伸的多个布线槽36。而且，在加强用绝缘膜42b的正上方，形成分别与加强用绝缘膜42b重叠且与X轴大致平行地延伸的多个布线槽37。在多个布线槽36、37的内壁面，例如采用Ta分别形成阻挡金属层38、39。在形成有阻挡金属层38的布线槽36内，埋入成为第二层布线40的例如Cu层。同样地，在形成有阻挡金属层39的布线槽37内，埋入成为布线41的例如Cu层。布线40在沿着垂直于衬底面的方向观察时与加强用绝缘膜42a及布线20重叠配置，且其具有与加强用绝缘膜42a及布线20大致相同的平面形状。而且，布线41在沿着垂直于衬底面的方向观察时与加强用绝缘膜42b及布线21重叠配置，且其具有与加强用绝缘膜42b及布线21大致相同的平面形状。布线40、41在同一个面内相互交叉构成网格状布线。在硬掩模膜34上和布线40、41上的衬底整个面上，例如采用SiC形成盖膜44。 
在盖膜44上，形成多个加强用绝缘膜62a和多个加强用绝缘膜62b，其中，所述多个加强用绝缘膜62a在沿着垂直于衬底面的方向观察时分别与布线40重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜62b在沿着垂直于衬底面的方向观察时分别与布线41重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜62a、62b，并且所述加强用绝缘膜62a、62b在同一个面内相互交叉。在盖膜44上的除了加强用绝缘膜62a、62b的形成区域以外的区域内，例如采用SiOC形成低介电常数膜52。加强用绝缘膜62a、62b的形成材料与低介电常数膜52的形成材料相比介电常数大且弹性模量大。在低介电常数膜52上，例如采用SiC形成硬掩模膜54。在加强用绝缘膜62a的正上方，形成分别与加强用绝缘膜62a重叠且与Y轴大致平行地延伸的多个布线槽56。而且，在加强用绝缘膜62b的正上方，形成分别与加强用绝缘膜62b重叠且与X轴大致平行地延伸的多个布线槽57。在多个布线槽56、57的内壁面上，例如采用Ta分别形成阻挡金属层58、59。在形成有阻挡金属层58的布线槽56内，埋入成为第三层布线60的例如Cu层。同样地，在形成有阻挡金属层59的布线槽57内，埋入成为布线61的例如Cu层。布线60在沿着垂直于衬底面的方向观察时与加强用绝缘膜62a及布线40重叠配置，且其具有与加强用绝缘膜62a及布线40大致相同的平面形 状。而且，布线61在沿着垂直于衬底面的方向观察时与加强用绝缘膜62b及布线41重叠配置，且其具有与加强用绝缘膜62b及布线41大致相同的平面形状。布线60、61在同一个面内相互交叉构成网格状布线。在硬掩模膜54上和布线60、61上的衬底整个面上，例如采用SiC形成盖膜64。 
在盖膜64上，形成有多个加强用绝缘膜82a和多个加强用绝缘膜82b，其中，所述多个加强用绝缘膜82a在沿着垂直于衬底面的方向观察时分别与布线60重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜82b在沿着垂直于衬底面的方向观察时分别与布线61重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜82a、82b，并且所述加强用绝缘膜82a、82b在同一个面内相互交叉。在盖膜64上的除了加强用绝缘膜82a、82b的形成区域以外的区域内，例如采用SiOC形成低介电常数膜72。加强用绝缘膜82a、82b的形成材料与低介电常数膜72的形成材料相比介电常数大且弹性模量大。在低介电常数膜72上，例如采用SiC形成硬掩模膜74。在加强用绝缘膜82a的正上方，形成分别与加强用绝缘膜82a重叠且与Y轴大致平行地延伸的多个布线槽76。而且，在加强用绝缘膜82b的正上方，形成分别与加强用绝缘膜82b重叠且与X轴大致平行地延伸的多个布线槽77。在多个布线槽76、77的内壁面上，例如采用Ta分别形成阻挡金属层78、79。在形成有阻挡金属层78的布线槽76内，埋入成为第四层布线80的例如Cu层。同样地，在形成有阻挡金属层79的布线槽77内，埋入成为布线81的例如Cu层。布线80在沿着垂直于衬底面的方向观察时与加强用绝缘膜82a及布线60重叠配置，且其具有与加强用绝缘膜82a及布线60大致相同的平面形状。而且，布线81在沿着垂直于衬底面的方向观察时与加强用绝缘膜82b及布线61重叠配置，且其具有与加强用绝缘膜82b及布线61大致相同的平面形状。布线80、81在同一个面内相互交叉构成网格状布线。在硬掩模膜74上和布线80、81上的衬底整个面上，例如采用SiC形成盖膜84。 
在盖膜84上，形成多个加强用绝缘膜102a和多个加强用绝缘膜102b，其中，所述多个加强用绝缘膜102a在沿着垂直于衬底面的方向观察时分别与布线80重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜102b在沿着垂直于衬底面的方向观察时分别与布线81重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜102a、102b，并且所述加强用绝缘膜 102a、102b在同一个面内相互交叉。在盖膜84上的除了加强用绝缘膜102a、102b的形成区域以外的区域形成低介电常数膜92。 
在第二基本结构中，在各层布线20、21、40、41、60、61、80、81的每一个的正下方或者大致正上方，形成有与布线大致相同宽度的加强用绝缘膜42a、42b、62a、62b、82a、82b、102a、102b。其中，加强用绝缘膜42a、62a、82a、102a与布线20、40、60、80一同作为以规定间隔配置的多个第一壁起到作用(图16(b)示出了平行于第一壁的壁面的截面)。另外，加强用绝缘膜42b、62b、82b、102b与布线21、41、61、81一同作为多个第二壁起到作用，其中所述多个第二壁大致正交于第一壁且以规定间隔配置(图15(b)示出了平行于第二壁的壁面的截面)。第一及第二壁不包括低介电常数膜12、32、52、72、92。作为加强用绝缘膜42a、42b、62a、62b、82a、82b、102a、102b的形成材料的SiO2等以及作为布线20、21、40、41、60、61、80、81的形成材料的Cu等，与作为低介电常数膜12、32、52、72、92的形成材料的SiOC等相比弹性模量大。因此，通过将大致相互正交的第一及第二壁作为结构体设置，半导体器件的机械强度提高。 
图17示出了比较例3相对第二基本结构的半导体器件结构。图18(a)示出了沿着图17的A-A线切断的半导体器件的截面结构，图18(b)示出了沿着图17的B-B线切断的半导体器件的截面结构。图19(a)示出了沿着图17的C-C线切断的半导体器件的截面结构，图19(b)示出了沿着图17的D-D线切断的半导体器件的截面结构。为了易于与本实施方式比较，比较例3的布线图案设为与图14至图16所示的第二基本结构相同。如图17至图19所示，比较例3的半导体器件与第二基本结构的不同点在于，没有设置加强用绝缘膜42a、42b、62a、62b、82a、82b、102a、102b，层间绝缘膜及最上层的绝缘膜仅包括低介电常数膜12、32、52、72、92。 
图20是表示对于第二基本结构及比较例3的计算模型向衬底面内方向及垂直方向施加负荷的情况下位移量的计算结果的曲线图。曲线图的纵轴表示位移量的相对值，并且将上述比较例1的衬底面内方向(+X方向)的位移量和垂直方向的位移量分别设为1(参照图13)。如图20所示，可知在第二基本结构中，即使向衬底面内方向或者垂直方向的任意一个方向施加负荷与比较例1及比较例3相比位移量也大幅度减少。 
图21示出了本实施方式的半导体器件的第三基本结构。图22(a)示出了沿着图21的A-A线切断的半导体器件的截面结构，图22(b)示出了沿着图21的B-B线切断的半导体器件的截面结构。图23(a)示出了沿着图21的C-C线切断的半导体器件的截面结构，图23(b)示出了沿着图21的D-D线切断的半导体器件的截面结构。在第三基本结构中，大致相互垂直延伸的布线交互配置在每层，第一层及第三层布线与X轴大致平行地延伸，第二及第四层布线与Y轴大致平行地延伸。大致相互垂直延伸的布线之间隔着绝缘膜交叉。而且，配置在各布线正下方的加强用绝缘膜、和在同一个面内大致正交于布线的加强用绝缘膜以格子状形成。 
如图21至图23所示，在硅衬底10上的整个面上，形成SiO2膜11。在SiO2膜11上，形成相互并列且与Y轴大致平行地延伸的多个加强用绝缘膜22a。例如采用SiO2等来形成加强用绝缘膜22a。在SiO2膜11上的除了加强用绝缘膜22a的形成区域以外的区域，例如采用SiOC形成低介电常数膜12。加强用绝缘膜22a的形成材料与低介电常数膜12的形成材料相比介电常数大且弹性模量大。在加强用绝缘膜22a上及低介电常数膜12上，例如采用SiC形成硬掩模膜14。在硬掩模膜14、低介电常数膜12及加强用绝缘膜22a中，形成相互并列且与X轴大致平行地延伸的多个布线槽17。在多个布线槽17的内壁面上，例如采用Ta分别形成阻挡金属层19。在形成有阻挡金属层19的布线槽17内，埋入成为第一层布线21的例如Cu层。在硬掩模膜14上及布线21上的衬底整个面上，例如采用SiC形成盖膜24。 
在盖膜24上，形成多个加强用绝缘膜42a和多个加强用绝缘膜42b，其中，所述多个加强用绝缘膜42a在沿着垂直于衬底面的方向观察时分别与多个加强用绝缘膜22a重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜42b在沿着垂直于衬底面的方向观察时分别与多个布线21重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜42a、42b，并且所述加强用绝缘膜42a、42b在同一个面内相互交叉。在盖膜24上的除了加强用绝缘膜42a、42b的形成区域以外的区域，例如采用SiOC形成低介电常数膜32。加强用绝缘膜42a、42b的形成材料与低介电常数膜32的形成材料相比介电常数大且弹性模量大。在低介电常数膜32上及加强用绝缘膜42b上，例如采用SiC形成硬掩模膜34。在加强用绝缘膜42a的正上方，形成与加强 用绝缘膜42a重叠且分别与Y轴大致平行地延伸的多个布线槽36。在多个布线槽36的内壁面，例如采用Ta分别形成阻挡金属层38。在形成有阻挡金属层38的布线槽36内，埋入成为第二层布线40的例如Cu层。布线40在沿着垂直于衬底面的方向观察时与加强用绝缘膜42a重叠配置，而且其具有与加强用绝缘膜42a大致相同的平面形状。而且，布线40隔着加强用绝缘膜42a及盖膜24与第一层布线21交叉。在硬掩模膜34上和布线40上的衬底整个面上，例如采用SiC形成盖膜44。 
在盖膜44上，形成多个加强用绝缘膜62a和多个加强用绝缘膜62b，其中，所述多个加强用绝缘膜62a在沿着垂直于衬底面的方向观察时分别与多个布线40重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜62b在沿着垂直于衬底面的方向观察时分别与多个加强用绝缘膜42b重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜62a、62b，并且所述加强用绝缘膜62a、62b在同一个面内相互交叉。在盖膜44上的除了加强用绝缘膜62a、62b的形成区域以外的区域，例如采用SiOC形成低介电常数膜52。加强用绝缘膜62a、62b的形成材料与低介电常数膜52的形成材料相比介电常数大且弹性模量大。在低介电常数膜52上及加强用绝缘膜62a上，例如采用SiC形成硬掩模膜54。在加强用绝缘膜62b的正上方，形成与加强用绝缘膜62b重叠且分别与X轴大致平行地延伸的多个布线槽57。在多个布线槽57的内壁面，例如采用Ta分别形成阻挡金属层59。在形成有阻挡金属层59的布线槽57内，埋入成为第三层布线61的例如Cu层。布线61在沿着垂直于衬底面的方向观察时与加强用绝缘膜62b重叠配置，且其具有与加强用绝缘膜62b大致相同的平面形状。而且，布线61隔着加强用绝缘膜62b及盖膜44与第二层的布线40交叉。在硬掩模膜54上和布线61上的衬底整个面上，例如采用SiC形成盖膜64。 
在盖膜64上，形成多个加强用绝缘膜82a和多个加强用绝缘膜82b，其中，所述多个加强用绝缘膜82a在沿着垂直于衬底面的方向观察时分别与多个加强用绝缘膜62a重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜82b在沿着垂直于衬底面的方向观察时分别与多个布线61重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜82a、82b，并且所述加强用绝缘膜82a、82b在同一个面内相互交叉。在盖膜64上的除了加强用 绝缘膜82a、82b的形成区域以外的区域，例如采用SiOC形成低介电常数膜72。加强用绝缘膜82a、82b的形成材料与低介电常数膜72的形成材料相比介电常数大且弹性模量大。在低介电常数膜72上及加强用绝缘膜82b上，例如采用SiC形成硬掩模膜74。在加强用绝缘膜82a的正上方，形成与加强用绝缘膜82a重叠且分别与Y轴大致平行地延伸的多个布线槽76。在多个布线槽76的内壁面上，例如采用Ta分别形成阻挡金属层78。在形成有阻挡金属层78的布线槽76内，埋入成为第四层布线80的例如Cu层。布线80在沿着垂直于衬底面的方向观察时与加强用绝缘膜82a重叠配置，且其具有与加强用绝缘膜82a大致相同的平面形状。而且，布线80隔着加强用绝缘膜82a及盖膜64与第三层布线61交叉。在硬掩模膜74上和布线80上的衬底整个面上，例如采用SiC形成盖膜84。 
在盖膜84上，形成多个加强用绝缘膜102a和多个加强用绝缘膜102b，其中，所述多个加强用绝缘膜102a在沿着垂直于衬底面的方向观察时分别与多个布线80重叠且与Y轴大致平行地延伸，所述多个加强用绝缘膜102b在沿着垂直于衬底面的方向观察时分别与多个加强用绝缘膜82b重叠且与X轴大致平行地延伸。例如采用SiO2等来形成加强用绝缘膜102a、102b，并且所述加强用绝缘膜102a、102b在同一个面内相互交叉。在盖膜84上的除了加强用绝缘膜102a、102b的形成区域以外的区域，形成低介电常数膜92。 
在第三基本结构中，在布线40、61、80的每一个的正下方或者大致正上方，形成有与布线大致相同宽度的加强用绝缘膜42a、62b、82a、102a。而且，以在同一面内与布线21、40、61、80大致正交的方式形成加强用绝缘膜22a、42b、62a、82b。布线21、61及加强用绝缘膜42a、82a、102a作为以规定间隔配置的多个第一壁发挥作用(图22(b)表示平行于第一壁的壁面的截面)。布线40、80及加强用绝缘膜22a、62a作为多个第二壁发挥作用，其中所述多个第二壁大致正交于第一壁且以规定间隔配置(图23(b)表示平行于第二壁的壁面的截面)。作为加强用绝缘膜22a、42a、42b、62a、62b、82a、82b、102a的形成材料的SiO2等及作为布线21、40、61、80的形成材料的Cu等，与作为低介电常数膜12、32、52、72、92的形成材料的SiOC等相比弹性模量大。因此，根据将大致相互正交的第一及第二壁作为结构体设置，半导体器件的机械强度提高。 
图24示出了本实施方式的半导体器件的第四基本结构。图25(a)示出了沿着图24的A-A线切断的半导体器件的截面结构，图25(b)示出了沿着图24的B-B线切断的半导体器件的截面结构。图26(a)示出了沿着图24的C-C线切断的半导体器件的截面结构，图26(b)示出了沿着图24的D-D线切断的半导体器件的截面结构。第四基本结构与第三基本结构同样地，具有大致相互垂直延伸的布线之间隔着绝缘膜交叉的配置结构。然而，在第四基本结构中，仅在各布线正下方形成加强用绝缘膜。 
如图24至图26所示，在硅衬底10上的整个面上，形成SiO2膜11。在SiO2膜11上，例如采用SiOC形成低介电常数膜12。在低介电常数膜12上，例如采用SiC形成硬掩模膜14。在硬掩模膜14及低介电常数膜12中，形成相互并列且与X轴大致平行地延伸的多个布线槽17。在多个布线槽17的内壁面，例如采用Ta分别形成阻挡金属层19。在形成有阻挡金属层19的布线槽17内，埋入成为第一层布线21的例如Cu层。在硬掩模膜14上及布线21上的衬底整个面上，例如采用SiC形成盖膜24。 
在盖膜24上，形成与Y轴大致平行地延伸的多个加强用绝缘膜42a。例如采用SiO2等形成加强用绝缘膜42a。在盖膜24上的除了加强用绝缘膜42a的形成区域以外的区域，例如采用SiOC形成低介电常数膜32。加强用绝缘膜42a的形成材料与低介电常数膜32的形成材料相比介电常数大且弹性模量大。在低介电常数膜32上，例如采用SiC形成硬掩模膜34。在加强用绝缘膜42a上，形成与加强用绝缘膜42a重叠且分别与Y轴大致平行地延伸的多个布线槽36。在多个布线槽36的内壁面，例如采用Ta分别形成阻挡金属层38。在形成有阻挡金属层38的布线槽36内，埋入成为第二层布线40的例如Cu层。布线40在沿着垂直于衬底面的方向观察时与加强用绝缘膜42a重叠配置，且其具有与加强用绝缘膜42a大致相同的平面形状。而且，布线40隔着加强用绝缘膜42a及盖膜24与第一层布线21相交叉。在硬掩模膜34上和布线40上的衬底整个面上，例如采用SiC形成盖膜44。 
在盖膜44上，形成与X轴大致平行地延伸的多个加强用绝缘膜62b。例如采用SiO2等形成加强用绝缘膜62b。在盖膜44上的除了加强用绝缘膜62b的形成区域以外的区域，例如采用SiOC形成低介电常数膜52。加强用绝缘膜62b的形成材料与低介电常数膜52的形成材料相比介电常数大且弹 性模量大。在低介电常数膜52上，例如采用SiC形成硬掩模膜54。在加强用绝缘膜62b上，形成与加强用绝缘膜62b重叠且分别与X轴大致平行地延伸的多个布线槽57。在多个布线槽57的内壁面，例如采用Ta分别形成阻挡金属层59。在形成有阻挡金属层59的布线槽57内，埋入成为第三层布线61的例如Cu层。布线61在沿着垂直于衬底面的方向观察时与加强用绝缘膜62b重叠配置，且其具有与加强用绝缘膜62b大致相同的平面形状。而且，布线61隔着加强用绝缘膜62b及盖膜44与第二层布线40交叉。在硬掩模膜54上和布线61上的衬底整个面上，例如采用SiC形成盖膜64。 
在盖膜64上，形成与Y轴大致平行地延伸的多个加强用绝缘膜82a。例如采用SiO2等形成加强用绝缘膜82a。在盖膜64上的除了加强用绝缘膜82a的形成区域以外的区域，例如采用SiOC形成低介电常数膜72。加强用绝缘膜82a的形成材料与低介电常数膜72的形成材料相比介电常数大且弹性模量大。在低介电常数膜72上，例如采用SiC形成硬掩模膜74。在加强用绝缘膜82a上，形成与加强用绝缘膜82a重叠且分别与Y轴大致平行地延伸的多个布线槽76。在多个布线槽76的内壁面上，例如采用Ta分别形成阻挡金属层78。在形成有阻挡金属层78的布线槽76内，埋入成为第四层布线80的例如Cu层。布线80在沿着垂直于衬底面的方向观察时与加强用绝缘膜82a重叠配置，且其具有与加强用绝缘膜82a大致相同的平面形状。而且，布线80隔着加强用绝缘膜82a及盖膜64与第三层布线61交叉。在硬掩模膜74上及布线80上的衬底整个面上，例如采用SiC形成盖膜84。在盖膜84上的整个面上形成低介电常数膜92。 
图27示出了比较例4相对第三及第四基本结构的半导体器件的结构。图28(a)示出了沿着图27的A-A线切断的半导体器件的截面结构，图28(b)示出了沿着图27的B-B线切断的半导体器件的截面结构。图29(a)示出了沿着图27的C-C线切断的半导体器件的截面结构，图29(b)示出了沿着图27的D-D线切断的半导体器件的截面结构。为了比较易于与本实施方式相比较，将比较例4的布线图案设为与第三及第四基本结构相同。如图27至图29所示，比较例4的半导体器件与第三及第四基本结构的不同点在于，没有设置加强用绝缘膜22a、42a、42b、62a、62b、82a、82b、102a、102b，而层间绝缘膜及最上层的绝缘膜仅包括低介电常数膜12、32、52、72、 92。 
图30是表示对于第三及第四基本结构及比较例4的计算模型向衬底面内方向及垂直方向施加负荷的情况下的位移量的计算结果的曲线图。曲线图的纵轴表示位移量的相对值，并且将上述比较例1的衬底面内方向(+X方向)的位移量和垂直方向的位移量分别设为1(参照图13)。如图30所示可知，在第三基本结构中，由于设有作为结构体的大致相互正交的第一及第二壁，所以即使向衬底面内方向或者垂直方向的任意一个方向施加负荷，与比较例4相比也能大幅地减少位移量。另一方面可知，在第四基本结构中，虽然与比较例4相比位移量减少，但是与第三基本结构相比减少的效果稍稍弱一些。这是因为，在第四基本结构中，没有形成与各布线21、40、61、80在同一个面内正交的加强用绝缘膜，仅仅在布线40、61、80的正下方形成加强用绝缘膜42a、62b、82a，所以结构体没有变成完整的壁状。然而，在第四基本结构中，如下述地那样，能够利用同一个光掩模形成布线40、61、80(布线槽36、57、76)和加强用绝缘膜42a、62b、82a，因此与第三基本结构相比制造工序还要简化。 
根据上面所说明的本实施方式的第一至第四基本结构，即使向衬底面内方向及垂直方向的任意一个方向施加负荷，也能将位移量大幅减少，从而能够获得高的机械强度。在如图7及图8所示的比较例2的结构中，为确保应对垂直方向负荷的机械强度，需配置多个虚设叠孔89(相对整个区域的面积比率大约为15％以上)，因此设计的自由度未必都不高。相对于此，一般的半导体器件具有如下情形的很多，如第二基本结构一样布线之间交叉于同一个面内，或者如第三及第四基本结构一样布线之间隔着绝缘膜交叉。因此，在布线密度大的区域，没有必要如第一基本结构那样配置不重叠于布线的加强用绝缘膜22b、42b、62b、82b。因此，在本实施方式中设计自由度较高。 
研究当采用本实施方式的第一基本结构而使加强用绝缘膜22b、42b、62b、82b、102b的配置密度变化时，位移量相对X方向的负荷如何变化的情况，而且，所述加强用绝缘膜以与布线20、40、60、80在同一面内正交并平行于X轴的方式配置。图31是表示将加强用绝缘膜22b、42b、62b、82b、102b的间距从0.5μm变化到3μm时位移量相对X方向的负荷的变化的曲线图。曲线图的横轴表示加强用绝缘膜22b、42b、62b、82b、102b的间 距(μm)。纵轴表示X方向的位移量的相对值，将间距为0.98μm时的(与图13所示的计算结果的条件相同)位移量设为1。此外，将布线20、40、60、80的间距设为一定。如图31所示，虽然若加强用绝缘膜22b、42b、62b、82b、102b的间距大致在1.5μm以下则位移量的减少效果强，但是若超过1.5μm则减少效果变得较弱。该计算结果不依赖于计算模型的尺寸(scale)。即，即使例如整体的尺寸变成10倍，计算方法本身还是相同，位移量也相同。即使世代变化，LSI的结构也与垂直方向、衬底面内方向一起，以最小布线宽度作为基准进行比例变换(scaling)。这也可以从ITRS是以最小布线间距及最小布线宽度来规定而知道的。由此，从上述的计算结果可以知道，作为配置加强用绝缘膜时的大致目标，将加强用绝缘膜的间距设成最小布线宽度(0.14μm)的大致10倍以下则有效果。 
图32是表示使加强用绝缘膜22b、42b、62b、82b、102b的宽度变化时位移量相对X方向的负荷的变化的曲线图。曲线图的横轴表示加强用绝缘膜22b、42b、62b、82b、102b的宽度(μm)。纵轴表示X方向的位移量的相对值，将间隔为0.14μm时(与如图13所示的计算结果的条件相同)的位移量设为1。如图32所示，加强用绝缘膜22b、42b、62b、82b、102b的宽度越宽则作为结构体越是机械特性坚固，对负荷的抵抗性提高。然而，宽度太宽则会增加设计上的限制，还要会增大布线间电容。从图32可知，将加强用绝缘膜22b、42b、62b、82b、102b的宽度设成0.14μm增宽到0.2μm时位移量的减少效果相当强，将宽度设成比0.2μm还要宽时位移量的减少效果稍稍减弱了一些。因此，可知将加强用绝缘膜的宽度设成最小布线宽度(0.14μm)的大致1.5倍以上则有效果，并且优选设成最小布线宽度的1.5倍左右。 
基于这些情况，确定加强用绝缘膜22b、42b、62b、82b、102b的配置位置之际，首先在相邻的布线20、40、60、80之间(相邻的加强用绝缘膜22b、42b、62b、82b、102b之间)的大致中央，以大致平行于布线20、40、60、80并列的方式插入加强用绝缘膜22b、42b、62b、82b、102b。当所插入的加强用绝缘膜22b、42b、62b、82b、102b和布线20、40、60、80之间的间距大时进一步增加插入的数目。反复进行这些并基于上述的规则，以适当的间距及宽度插入加强用绝缘膜22b、42b、62b、82b、102b。同样地，也 将正交于布线20、40、60、80的加强用绝缘膜22b、42b、62b、82b、102b以适当的间距及宽度配置。另外，对于布线20、40、60、80及与此重叠的加强用绝缘膜42a、62a、82a、102a，则根据对应于各布线层的规格以适当的宽度配置。在与键合点(bonding pad)及球栅(ball grid)相重叠的区域，由于装配工序中施加的负荷大，所以最好是对应负荷并以较大的配置密度来层叠配置加强用绝缘膜22b、42b、62b、82b、102b。 
在第一基本结构中，将采用SiO2形成的加强用绝缘膜22b、42b、62b、82b、102b，作为不重叠于布线20、40、60、80的第二加强层。但是，如果第二加强层比低介电常数膜12、32、52、72、92还要机械性坚固，则不必要必须采用SiO2膜。于是，在使加强用绝缘膜22b、42b、62b、82b、102b的形成材料的弹性模量变化时，计算出位移量相对负荷发生怎样的变化。图33是表示在使加强用绝缘膜22b、42b、62b、82b、102b的形成材料的弹性模量变化时位移量相对X方向的负荷的变化的曲线图。曲线图的横轴表示加强用绝缘膜22b、42b、62b、82b、102b的形成材料的弹性模量(GPa)。纵轴表示X方向位移量的相对值，并将采用SiO2膜(弹性模量70GPa)时的位移量设为1。如图33所示可知，加强用绝缘膜22b、42b、62b、82b、102b的形成材料的弹性模量越小，则相对于负荷的歪斜程度就越大且位移量的减少效果更弱。若将位移量抑制成图13所示的比较例1的位移量的一半左右，则将位移量的相对值设为大致2以下即可，所以可以考虑需将加强用绝缘膜22b、42b、62b、82b、102b的形成材料的弹性模量设为大致30GPa以上。 
更进一步地在第一基本结构中，将低介电常数膜12、32、52、72、92的形成材料的弹性模量设为2.25GPa。于是，在使低介电常数膜12、32、52、72、92的形成材料的弹性模量变化时，计算出位移量相对负荷发生怎样的变化。图34是表示在使低介电常数膜12、32、52、72、92的形成材料的弹性模量变化时位移量相对X方向的负荷的变化的曲线图。曲线图的横轴表示低介电常数膜12、32、52、72、92的形成材料的弹性模量(GPa)。纵轴表示X方向位移量的相对值，并将采用典型的低介电常数膜材料(弹性模量2.25GPa)时的位移量设为1。在此，将SiO2作为加强用绝缘膜来使用，且布线结构等与图1至图3所示的结构相同。 
如图34所示，虽然存在如下趋势，即低介电常数膜12、32、52、72、 92的形成材料的弹性模量越小则位移量越大，但是位移量对该弹性模量的依赖性没有那么强。这是因为，外部所施加的负荷主要被布线20、40、60、80及加强用绝缘膜22b、42a、42b、62a、62b、82a、82b、102a、102b支撑。从而，在本实施方式中，可以较自由地选择低介电常数膜12、32、52、72、92的形成材料而不用管其弹性模量。这一点是本实施方式的最大优点之一。另外，即使低介电常数膜12、32、52、72、92的形成材料的弹性模量接近于0GPa，位移量仅为使用典型的低介电常数膜时的1.2倍。因此，可知在本实施方式中，即使利用作为去除了低介电常数膜12、32、52、72、92的结构的气隙结构，对机械强度的影响也相当小。 
下面，利用具体实施例，说明本实施方式的半导体器件及其制造方法。 
(实施例1) 
首先，说明本实施方式的实施例1的半导体器件的制造方法。在本实施例中，虽然不能制造具有不重叠于布线的加强用绝缘膜22b、42b、62b、82b的例如第一基本结构的半导体器件，但是可以低成本制造第四基本结构的半导体器件。 
图35至图39是表示本实施例的半导体器件的制造方法的工序剖视图。此外，省略布线下部的晶体管等的制造工序的图示及其说明。首先，如图35(a)所示，在硅衬底10上的整个面上成膜作为基底绝缘膜的SiO2膜11。接着，在SiO2膜11上的整个面上，通过CVD(Chemical Vapor Deposition：化学气相沉积)法成膜例如250nm膜厚的SiOC膜，形成低介电常数膜12。此外，对低介电常数膜12可以采用SiOC以外的材料，在形成低介电常数膜12时也可以利用SOD法(spin on deposition：旋转涂敷法)。接着，例如将50nm膜厚的SiC膜成膜在低介电常数膜12上的整个面上，从而形成硬掩模膜14。然后，利用光刻法在硬掩模膜14及低介电常数膜12形成布线槽16。接着，依次将阻挡金属层18及成为种子(seed)的Cu膜成膜在整个面上。然后，利用电镀法进一步沉积Cu膜，并将Cu膜埋入布线槽16内。接着，利用CMP(Chemical Mechanical Polishing：化学机械研磨)法进行研磨直到硬掩模膜14露出为止，而对表面进行平坦化处理，并去除多余地沉积在布线槽16上端上方的Cu膜及阻挡金属层18。由此，在布线槽16内形成第一 层布线20。这样，利用作为Cu布线的一般形成方法的金属镶嵌法形成布线20。 
下面，如图35(b)所示，利用CVD法将50nm膜厚的SiC膜成膜在整个面上，从而形成盖膜24。到此为止，与通常的Cu/Low-k布线的制造工序相同。接着，在本实施例中，通过CVD法成膜成为加强用绝缘膜的例如300nm膜厚的SiO2膜122。 
接下来，如图36(a)所示，通过旋涂法，将阴性抗蚀剂涂敷在SiO2膜122上的整个面上，形成阴性抗蚀层124。 
接着，如图36(b)所示，利用规定的光掩模曝光显影，在第二层布线的形成区域形抗蚀层126。 
接着，如图37(a)所示，将抗蚀层126作为蚀刻掩模来利用，并进行干蚀刻或者湿蚀刻，去除第二层布线的形成区域以外的SiO2膜122，形成加强用绝缘膜22a。在本实施例中，通过利用氟化气体的干蚀刻，去除SiO2膜122。 
接着，如图37(b)所示，通过湿式(wet)处理，去除抗蚀层126。 
接下来，如图38(a)所示，利用CVD法，将低介电常数膜32成膜在衬底整个面上，以使表面平坦。低介电常数膜32的厚度距第一层布线20的上端设定为大约550nm。 
接着，如图38(b)所示，将50nm膜厚的SiC成膜在整个面上，形成硬掩模34。自此，利用双镶嵌(dual damascene)法形成第二层布线40及导通部128。即，利用光刻法，例如首先去除布线20上的低介电常数膜32、加强用绝缘膜22a及盖膜24，从而形成与布线20连接的通孔130。接着，在硬掩模膜34上的整个面上，涂敷阳性抗蚀剂(positive resist)，形成阳性抗蚀层。接着，利用光掩模曝光显影，该光掩模与用于形成加强用绝缘膜22a的光掩模相同。由此，在除了布线40的形成区域以外的区域，形成抗蚀层。将该抗蚀层作为蚀刻掩模来利用，蚀刻去除加强用绝缘膜22a上的硬掩模34及低介电常数膜32，在加强用绝缘膜22a的正上方形成布线槽36。接着，依次将阻挡金属层38及成为种子的Cu膜成膜在整个面上。接着，利用电镀法进一步沉积Cu膜，向布线槽36内及通孔130内埋入Cu膜。接着，采用CMP法，进行研磨直到硬掩模膜34露出为止，从而对表面进行平坦化处理， 去除多余地沉积在布线槽36上端上方的Cu膜及阻挡金属层38。由此，在布线槽36内形成第二层布线40，而且在通孔130内形成连接布线20、40间的导通部128。 
然后，反复进行图35(b)至图38(b)所示的工序，制作如图39所示的4层布线结构的半导体器件。按照本实施例所制作的半导体器件具有如下的主要特征，即具有：加强用绝缘膜22a、42a、62a、82a，其利用SiO2膜形  成在布线20、40、60、80各自的正下方；低介电常数膜12、32、52、72，其形成在布线20、40、60、80正下方以外的周围。 
通过应用本实施例，半导体器件的制造成品率比目前提高了大致20％。在调查了制造成品率提高的原因时，判定出其原因是，在利用CMP法的研磨工序中所发生的图案不良的现象显著地减少。这可以认为其主要原因是，通过设置加强用绝缘膜22a、42a、62a、82a提高了半导体器件的机械强度(特别是对衬底面内方向力的强度)。而且，在按照本实施例所制作的半导体器件中，连发生在焊接(bonding)工序中的布线层的劣化也不被认可。 
另外，在本实施例的半导体器件的制造方法中，通过分开使用阴性抗蚀剂和阳性抗蚀剂，能够利用相同的光掩模分别形成布线40、60、80(配线槽36、56、76)及其正下方的加强用绝缘膜42a、62a、82a。即在本实施例中，不增加掩模的数量，就能够提高半导体器件的机械强度。但是，在本实施例的半导体器件的制造方法中，不能进一步形成加强用绝缘膜，其中，该加强用绝缘膜不在第一基本结构的加强用绝缘膜22b、42b、62b、82b及第三基本结构的加强用绝缘膜22a、42b、62a、82b等的布线正下方或者正上方。因此，本实施例适合抑制制造成本的增加并获得某种程度的加强效果。 
(实施例2) 
接下来，说明本实施方式的实施例2的半导体器件的制造方法。在本实施例中，通过添加光掩模，使得能够形成加强用绝缘膜，其中，该加强用绝缘膜不在第一基本结构的加强用绝缘膜22b、42b、62b、82b及第三基本结构的加强用绝缘膜22a、42b、62a、82b等的布线正下方或者正上方。 
图40至图43是表示本实施例的半导体器件的制造方法的工序剖视图。首先，如图40(a)所示，在硅衬底10上的整个面上，例如都利用CVD法 依次将150nm膜厚的SiO2膜11、50nm膜厚的氮化硅(SiN膜)132、成为加强用绝缘膜的250nm膜厚的SiO2膜134、成为中间蚀刻阻止(MES：MiddleEtch Stopper)膜的50nm膜厚的SiC膜136、及250nm膜厚的SiO2膜138成膜。 
接下来，通过利用了光掩模的光刻工序，其中该光掩模用于形成布线及加强用绝缘膜，从而在布线形成区域及加强用绝缘膜形成区域形成抗蚀层。将该抗蚀层作为蚀刻掩模来利用而进行干蚀刻，如图40(b)所示，在布线形成区域及加强用绝缘膜形成区域形成SiO2膜139、MES膜137及SiO2膜135。由此，形成具有SiO2膜、SiC膜及SiO2膜的层叠结构的加强用绝缘膜22b。 
接着，如图41(a)所示，在SiO2膜139上的衬底整个面上形成低介电常数膜12。在此，利用通过旋涂法被涂敷的多孔(porous)膜作为低介电常数膜12。 
接着，如图41(b)所示，通过回蚀或者CMP法，去除形成在加强用绝缘膜22b上端上方的多余低介电常数膜12。由此，在布线形成区域及加强用绝缘膜形成区域以外的区域，形成低介电常数膜12。接着，在衬底的整个面将50nm膜厚的SiC膜成膜，从而形成硬掩模膜14。 
接着，与利用通常的双镶嵌法的工序相同地，通过利用用于形成导通部的光掩模的光刻工序及蚀刻工序，如图42(a)所示形成通孔130。然后，通过利用用于形成布线的光掩模的光刻工序及蚀刻工序，去除硬掩模膜14及SiO2膜139，形成布线槽16。由此，在布线槽16的正下方，形成采用了SiO2膜135(及SiC膜136)的加强用绝缘膜22a。 
接着，依次将阻挡金属层18及作为种子的Cu膜成膜在整个面。接着，利用电镀法进一步沉积Cu膜，向布线槽1 6内及通孔130内埋入Cu膜。接着，利用CMP法进行研磨直到硬掩模膜14露出为止，对表面进行平坦化处理，去除多余地沉积在布线槽16上端上方的Cu膜及阻挡金属层18。由此，如图42(b)所示，在布线槽16内形成布线20，而且在通孔130内形成连接布线20及其下层布线(本实施例省略图示及说明)之间的导通部128。 
然后，反复进行图40(a)至图42(b)所示的工序，制作出如图43所示的具有多层布线结构的半导体器件。按照本实施例所制作的半导体器件具 有如下的主要特征，即具有：加强用绝缘膜22a、42a、62a、82a，其在布线20、40、60、80各自的正下方采用SiO2膜(及SiC膜)形成；加强用绝缘膜22b、42b、62b、82b，其具有SiO2膜、SiC膜及SiO2膜的层叠结构，且不在布线正下方；低介电常数膜12、32、52、72，其形成在布线20、40、60、80的正下方以外的周围。 
在本实施例中，与形成布线20、40、60、80的光掩模不同，需要用于形成不在布线正下方的加强用绝缘膜22b、42b、62b、82b的光掩模，所以与实施例1相比制造成本稍微增加。然而，在本实施例中，如上述第一及第三基本结构一样能够形成相互正交的第一及第二壁，所以可得到机械强度高的半导体器件。而且，根据本实施例，通过将不在布线正下方的加强用绝缘膜22b、42b、62b、82b配置成如上述比较例2的导通部88一样，能够形成柱状结构物作为采用了SiO2膜(及SiC膜)的加强部。 
(实施例3) 
接下来，说明本实施方式的实施例3的半导体器件的制造方法。在实施例2中，在形成低介电常数膜12之后形成布线20，相对于此，在本实施例中，在形成布线20之后形成低介电常数膜12。 
图44至图46是表示本实施例的半导体器件的制造方法的工序剖视图。首先，如图44(a)所示，在硅衬底10上的整个面上，例如都利用CVD法将500nm膜厚的SiO2膜11、50nm膜厚的SiN膜132、250nm膜厚的SiO2 膜134、作为MES膜的50nm膜厚的SiC膜136、250nm膜厚的SiO2膜138及成为硬掩模膜14的50nm膜厚的SiC膜依次成膜。 
接着，与利用通常的双镶嵌法的工序相同地，通过利用用于形成导通部的光掩模的光刻工序及蚀刻工序，如图44(b)所示，形成通孔130。然后，通过利用用于形成布线的光掩模的光刻工序及蚀刻工序，去除硬掩模膜14及SiO2膜138，形成布线槽16。然后，利用溅射法，依次将作为阻挡金属层18的25nm膜厚的Ta膜及作为种子的50nm膜厚的Cu膜成膜在整个面上。然后，利用电镀法进一步沉积Cu膜，并向布线槽16内及通孔130内埋入Cu膜。然后，利用CMP法进行研磨直到硬掩模膜14露出为止，从而进行平坦化处理，去除多余地沉积在布线槽16上端上方的Cu膜及阻挡金属层 18。由此，布线20形成在布线槽16内，而且在通孔130内形成连接布线20及其下层的布线(在本实施例中，省略了图示及说明)之间的导通部128。  然后，将50nm膜厚的SiC膜成膜在整个面上，形成起到防止Cu扩散作用的盖膜24。 
接着，通过利用光掩模的光刻工序，其中该光掩模用于形成布线及加强用绝缘膜，在布线形成区域及加强用绝缘膜形成区域形成抗蚀层。将该抗蚀层作为蚀刻掩模来利用并进行干蚀刻，如图45(a)所示，将布线形成区域及加强用绝缘膜形成区域以外的盖膜24、硬掩模膜14、SiO2膜138、SiC膜136及SiO2膜134去除。由此，在布线20的正下方，采用SiO2膜134(及SiC膜136)形成加强用绝缘膜22a。另外，形成加强用绝缘膜22b，该加强用绝缘膜22b具有SiO2膜134、SiC膜136及SiO2膜138的层叠结构，而且不在布线正下方。 
接着，如图45(b)所示，在衬底整个面形成与实施例2相同的低介电常数膜12。然后，通过利用CMP法的研磨去除多余地形成在盖膜24上端上方的的低介电常数膜12。由此，在除了加强用绝缘膜22a、22b的形成区域以外的区域，形成低介电常数膜12。 
反复进行图44(a)至图45(b)所示的工序，从而制作出如图46所示的具有多层布线结构的半导体器件。与按照实施例2所制作的半导体器件相同地，按照本实施例所制作的半导体器件具有：加强用绝缘膜22a、42a、62a、82a，其形成在布线20、40、60、80各自的正下方，且采用SiO2膜(及SiC膜)形成；加强用绝缘膜22b、42b、62b、82b，其具有SiO2膜、SiC膜及SiO2膜的层叠结构，且不在布线正下方；低介电常数膜12、32、52、72，其形成在布线20、40、60、80的正下方以外的周围。按照本实施例所制作的半导体器件与按照实施例2所制作的半导体器件的不同点在于：硬掩模膜14、34、54、74仅仅形成在加强用绝缘膜22b、42b、62b、82b上；盖膜24、44、64、84仅仅形成在布线20、40、60、80上及加强用绝缘膜22b、42b、62b、82b上。 
接着，说明本实施例的半导体器件的制造方法的变形例。虽然在图44至图46所示的半导体器件的制造方法中，是在形成布线及加强用绝缘膜之后再形成低介电常数膜，但是在本实施例中，在先形成低介电常数膜，然后 再形成布线及加强用绝缘膜。而且，在本实施例中，设想不形成MES膜的情况。 
图47至图50是表示本实施例的半导体器件的制造方法的变形例的工序剖视图。首先，如图47(a)所示，将500nm膜厚的SiO2膜11、50nm膜厚的SiN膜132成膜在硅衬底10上的整个面上之后，依次形成低介电常数膜12及硬掩模膜14。 
接着，如图47(b)所示，通过利用用于形成布线及加强用绝缘膜的光掩模的光刻工序及蚀刻工序，去除布线形成区域及加强用绝缘膜形成区域的硬掩模膜14及低介电常数膜12，形成加强部槽140、141。 
接着，将成为加强用绝缘膜的SiO2膜成膜在衬底的整个面，并向加强部槽140、141内埋入SiO2膜。然后，通过利用CMP法的研磨去除多余地形成在加强部槽140、141上端上方的SiO2膜，从而如图48(a)所示形成加强用绝缘膜22a’、22b。 
接着，通过利用用于形成导通部的光掩模的光刻工序及蚀刻工序，如图48(b)所示地形成通孔130。然后，通过利用用于形成布线的光掩模的光刻工序及蚀刻工序，去除加强用绝缘膜22a’的上层部，从而形成布线槽16。由此，在布线槽16的正下方形成加强用绝缘膜22a。 
接着，依次将阻挡金属层18及成为种子的Cu膜成膜在整个面。接着，利用电镀法进一步沉积Cu膜，并向布线槽16内及通孔130内埋入Cu膜。接着，利用CMP法进行研磨直到硬掩模膜14露出为止而进行平坦化处理，去除多余地沉积在布线槽16上端上方的Cu膜及阻挡金属层18。由此，如图49(a)所示，在布线槽16内形成布线20，而且在通孔130内形成连接布线20及其下层布线(本实施例省略图示及说明)之间的导通部128。 
接着，如图49(b)所示，将SiO2膜成膜在衬底整个面上，形成盖膜24。 
反复进行图47(a)至图49(b)所示的工序，制作出如图50所示的具有多层布线结构的半导体器件。按照本变形例所制作的半导体器件具有：加强用绝缘膜22a、42a、62a、82a，其采用SiO2膜形成在布线20、40、60、80各自的正下方；加强用绝缘膜22b、42b、62b、82b，其不在采用单层SiO2 膜所形成的布线的正下方；低介电常数膜12、32、52、72，其形成在布线20、40、60、80的正下方以外的周围。按照本变形例所制作的半导体器件与 图46所示的半导体器件的不同点在于：硬掩模膜14、34、54、74仅仅形成在低介电常数膜12、32、52、72上；盖膜24、44、64、84形成在整个面上。而且，由于在本变形例中没有形成MES膜，所以分别采用单层SiO2膜，形成加强用绝缘膜22a、22b、42a、42b、62a、62b、82a、82b。 
(实施例4) 
接下来，说明本实施方式的实施例4的半导体器件的制造方法。在本实施例中，制造气隙结构的半导体器件。本实施例的多数工序是，除了将气隙牺牲膜代替低介电常数膜而作为绝缘层利用的工序以外，与图47至图50所示的实施例3的变形例的工序相同。作为气隙牺牲膜，能够采用通过氧化、溶解、分解等或者它们的组合可去除的材料。 
图51至图58是表示本实施例的半导体器件的制造方法的工序剖视图。首先，如图51(a)所示，将500nm膜厚的SiO2膜11、50nm膜厚的SiN膜132成膜在硅衬底10上的整个面上之后，例如采用易分解性树脂，将气隙牺牲膜142形成在整个面上。然后，例如利用CVD法，将50nm膜厚的SiC膜成膜在气隙牺牲膜142上的整个面上，从而形成硬掩模膜14。 
可以举出聚苯乙烯树脂、纤维素类树脂、聚酯类树脂、丙烯类树脂及环氧类树脂等，作为气隙牺牲膜142能够利用的易分解性树脂。优选这些树脂的平均分子量在10000～70000左右。其理由之一是因为，若考虑在布线工序中的处理温度，则树脂的分解温度需要比约350℃还要高的温度，另一个理由是因为，若分子量变大则涂敷性会变差。在本实施例中，采用了这些当中的聚苯乙烯树脂。采用聚苯乙烯树脂形成气隙牺牲膜142的工序如下述的一样。首先，将聚苯乙烯树脂溶解到成为有机溶剂的环已烷。将各自的比例设定成，1个重量的聚苯乙烯树脂对应5个重量的有机溶剂。接着，将溶解在有机溶剂的聚苯乙烯树脂涂敷到衬底面。然后，在氮环境中，进行120℃、10分钟的加热处理使有机溶剂蒸发形成，从而气隙牺牲膜142。此外，也可以采用酮类、醚类及酯类等，作为溶解树脂类的有机溶剂。 
代替易分解性树脂，也可以采用如下的材料，即，通过加热分解气化的季铵类表面活性剂及非离子型活性剂等的有机模板(template)材料，或者易分解性树脂与有机模板材料的混合物。优选在采用该混合物的情况下有机 模板材料的混合量在0.1～30wt％左右。已知有用结构式[R1R2R3R4N]+Y-来表示的材料(参照专利文献2)，作为有机模板材料。在此，Ri表示烃基，Y表示卤素原子或者OH基。 
接着，如图51(b)所示，通过利用用于形成布线及加强用绝缘膜的光掩模的光刻工序及蚀刻工序，去除布线形成区域及加强用绝缘膜形成区域的硬掩模膜14及气隙牺牲膜142，从而形成加强部槽140、141。 
接着，利用CVD法，将成为加强用绝缘膜的SiO2膜成膜在衬底整个面上，并向加强部槽140、141内埋入SiO2膜。然后，通过利用CMP法的研磨去除多余地形成在加强部槽140、141上端上方的SiO2膜，从而形成如图52(a)所示的加强用绝缘膜22a’、22b。 
接着，通过利用用于形成导通部的光掩模的光刻工序及蚀刻工序，如图52(b)所示形成通孔130。然后，通过利用用于形成布线的光掩模的光刻工序及蚀刻工序，去除加强用绝缘膜22a’的上层部，从而形成布线槽16。由此，在布线槽16的正下方形成加强用绝缘膜22a。 
接着，依次将成为阻挡金属层18的25nm膜厚的Ta膜及成为种子的50nm膜厚的Cu膜成膜在整个面上。接着，利用电镀法进一步沉积Cu膜，并向布线槽16内及通孔130内埋入Cu膜。接着，利用CMP法，进行研磨直到硬掩模膜14露出为止，从而对表面进行平坦化处理，去除多余地沉积在布线槽16上端上方的Cu膜及阻挡金属层18。由此，如图53(a)所示，在布线槽16内形成布线20，而且在通孔130内形成连接布线20及其下层布线(本实施例省略图示及说明)之间的导通部128。 
接着，如图53(b)所示，利用CVD法将50nm膜厚的SiC膜成膜在衬底整个面上，从而形成盖膜24。 
接着，如图54所示，将气隙牺牲膜144形成在衬底整个面上。然后，例如利用CVD法，将50nm膜厚的SiC膜成膜在气隙牺牲膜144上的整个面上，从而形成硬掩模膜34。 
然后，反复进行图51(b)至图54所示的工序，制作出如图55所示的多层布线结构的半导体器件。 
然后，如图56所示，通过光刻工序及蚀刻工序，对盖膜84、64、44、24、硬掩模膜74、54、34、14及气隙牺牲膜148、146、144、142进行开口，例如形成如贯通至最下层布线层的脱气用孔部150。 
接着，在含氧环境中，进行400℃、30分钟的热处理来气化去除气隙牺牲膜142、144、146、148中的至少一部分，如图57所示形成空隙152、154、156、158。 
接着，如图58所示，将SiO2膜102作为保护层形成在盖膜84上的衬底整个面上。经过如上工序，制作气隙结构的半导体器件。 
在本实施例中，成为硬掩模膜14、34、54、74及盖膜24、44、64、84的SiC膜是利用CVD法而成膜的。由CVD法而成的SiC膜的成膜温度通常为400℃左右，但是在本实施例中设定为比它低的300～350℃。这是因为，在本实施例中，作为气隙牺牲膜142、144、146、148所利用的易分解性树脂为具有宽的分子量分布的高分子材料，所以从低温开始分解。这即使在将其它树脂材料用于气隙牺牲膜142、144、146、148的情况下也同样。 
另外，虽然在本实施例中，采用易分解性树脂作为气隙牺牲膜142、144、146、148，但也可以将通过溅射法沉积的碳薄膜用作气隙牺牲膜142、144、146、14。在此情况下，能够通过在氧化性环境中进行450℃、60分钟的热处理，来氧化去除气隙牺牲膜142、144、146、148，形成空隙152、154、156、158。作为能够用作气隙牺牲膜142、144、146、148的其它材料，  已知有GeO2(参照专利文献3)。在采用GeO2的情况下，通过用碱溶液来溶解，能够去除气隙牺牲膜142、144、146、148。而且，作为用于分解去除气隙牺牲膜142、144、146、148的方法，除了如本实施例这样的热处理之外，还有UV照射及氧等离子体处理等。将这些如热处理、UV照射和氧等离子体处理等合并使用也可以。若利用UV照射和氧等离子体处理等，能够缩短处理时间。热处理和UV照射都是在氧化性环境中进行的。 
更进一步，在本实施例中，采用单一材料形成气隙牺牲膜142、144、146、148。但是，在利用双镶嵌法形成布线的情况下，也可以考虑将气隙牺牲膜142、144、146、148做成采用互相不同材料的双层结构。通过将气隙牺牲膜142、144、146、148做成双层结构，布线槽及通孔的加工工序变得容易。在此情况下，也可以根据气隙牺牲膜142、144、146、148的各层的材料，分别使用用于去除的方法(氧化去除、溶解去除、分解去除)。 
如上述说明，在本实施方式中，为了加强半导体器件的机械强度设置有加强部，该加强部是采用SiO2等弹性模量大的材料来形成且机械特性坚固。加强部与布线一同起到结构体的作用。这样，即使是利用低介电常数膜的半 导体器件或者气隙结构的半导体器件，都能够提高芯片整体的机械强度。从而，根据本实施方式，能够获得因减少布线间电容而布线延迟少的高性能的半导体器件的同时，能够获得难于发生变形及断线等的可靠性及制造成品率高的半导体器件。 
另外，如用于本实施方式的加强部的弹性模量大的材料，其热传导率一般比低介电常数膜要高，易于将Cu布线所放出的热传递到衬底或芯片外。因此，从散热的观点来看，本实施方式也是有利的。 
更进一步，由于应用本实施方式的设计上的限制较少，所以几乎不用改变现有的布线设计，就能够应用本实施方式。 
本发明不局限于上述实施方式，而可以进行各种变形。 
例如，在上述实施方式中，举例了多层布线结构的半导体器件，但本发明不局限于此，还能够应用到单层布线结构的半导体器件。 

Claims (9)

1.一种半导体器件，其特征在于，
具有：
布线，其形成在衬底上，
绝缘层，其形成在所述布线的周围，
加强部，其至少一部分由弹性模量比所述绝缘层的形成材料更大的电介质材料形成，
所述加强部包括第一加强层和第二加强层，其中，在沿着垂直于衬底面的方向观察时，该第一加强层重叠配置于所述布线上，在沿着垂直于衬底面的方向观察时，所述第二加强层以不重叠于所述布线上的方式配置；
所述布线和所述第一加强层的平面大小及形状相同；
所述第二加强层的一部分形成为与所述布线同一个层；
在所述第一加强层和第二加强层的形成区域以外的所述布线的周围，形成所述绝缘层。
2.如权利要求1所述的半导体器件，其特征在于，所述第一加强层配置在所述布线的大致正下方或大致正上方。
3.如权利要求1所述的半导体器件，其特征在于，所述第二加强层的至少一部分形成为与所述第一加强层同一个层。
4.如权利要求3所述的半导体器件，其特征在于，所述第二加强层在同一个面内与所述第一加强层交叉并延伸。
5.如权利要求3的半导体器件，其特征在于，所述第二加强层在同一个面内与所述第一加强层并列并延伸。
6.如权利要求5所述的半导体器件，其特征在于，所述第二加强层配置在相邻的2个所述第一加强层之间的大致中央。
7.如权利要求3的半导体器件，其特征在于，在沿着垂直于衬底面的方向观察时，所述第二加强层重叠配置于键合点或者球栅上。
8.如权利要求1至3中任一项所述的半导体器件，其特征在于，所述加强部的形成材料包括SiO2、SiOxCy、SiCx、SiNx或者它们的组合。
9.如权利要求1至3中任一项所述的半导体器件，其特征在于，所述绝缘层为低介电常数膜或者空隙。
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