CN103109350A - 处理半导体晶片的方法、半导体晶片以及半导体器件 - Google Patents

Abstract

一种用于处理半导体晶片的方法包括提供半导体晶片。所述半导体晶片在至少一个方向上有曲率。所述曲率被降低，这包括在所述半导体晶片的无源区域中提供多个沟槽线，所述多个沟槽线至少部分地在所述半导体晶片的应变层中延伸并且平行于所述应变层的所述表面，所述多个沟槽线的深度小于所述半导体晶片的所述厚度。半导体晶片包括适合于提供半导体器件或电路的多个有源区域。无源区域将有源区域彼此分开。晶片具有带有第一表面的应变层，以及沿着所述应变层的与所述第一表面相反的第二表面与所述应变层接触的另一个层。多个沟槽线在无源区域中平行于应变层的第一表面延伸并且深度小于半导体晶片的厚度。

Description

处理半导体晶片的方法、半导体晶片以及半导体器件

技术领域

本发明涉及用于处理半导体晶片的方法、半导体晶片以及半导体器件。

背景技术

半导体器件的制造通常包括例如通过将半导体晶片切割（切块）为半导体材料的单独块（切块）以在制造的后期阶段可以使电路分开的方式来加工半导体晶片上的多个独立电路，每个块带有给定电子电路或电子器件。如果需要，切割的切块可以经受进一步处理，诸如对切割的电路进行测试和封装成集成电路封装。

多个独立电路的加工正常包括各种有图案和无图案的绝缘、半导电和导电器件区域以及在通过未处理的晶片形成的衬底上的层的形成。作为图案形成的部分，光阻层通常沉积在晶片的顶层上并且通过光刻法或其它工艺形成图案，因此创建了晶片的顶层被暴露的区域以及顶层没有被暴露的区域。这样的图案形成包括例如在通过光刻法在晶片表面上投影所期望的图案的图像的情况下传输预定义的图案。然而，在晶片表面变形，例如不平坦的情况下，传输的图案失真。这样的表面变形可能有各种原因。

例如，在衬底上的不同层的沉积和图案形成可能引起表面不平坦。美国专利6280645和US6303511描述了晶片拉平工艺和系统，其中通过使表面经受等离子处理来降低表面的粗糙度。美国专利6254718描述了组合的化学-机械抛光（CMP）和等离子蚀刻晶片拉平系统，其中通过将使表面经受CMP和等离子蚀刻来降低表面的粗糙度。

而且，在晶片的一个或多个层中的压力（除了导致晶片脆弱和一般不易使晶片经受诸如背面研磨和切块的处理）可能导致晶片的弯曲和投影图像的对应变形。美国专利6770504公开了用于改进晶片弯曲控制的方法和结构，其中SiGe和B-doped Si的多层堆叠被用于控制和最小化弯曲量。然而，制造这样的堆叠是复杂的。另外，施加在使用的材料上的降低弯曲所需要的机械要求可能与施加在材料上的半导体电路的适合性能所需的电子要求不相容。

发明内容

正如在所附权利要求中所描述的，本发明提供了用于处理半导体晶片的方法、半导体晶片和半导体器件。

本发明的具体实施例在从属权利要求中被阐述。

本发明的这些或其他方面根据在下文中描述的实施例将显而易见并且参考在下文中描述的实施例被阐明。

附图说明

将参考附图仅仅通过举例的方式来描述本发明的进一步细节、方面和实施例。在附图中，相同的附图标记被用于表示相同的或功能相似的元素。为了简便以及清晰而图示了附图中的元素，并且附图中的元素不一定按比例绘制。

图1（a）-（c）示意性地示出了根据本发明的在一种方法的例子的各种阶段中的半导体晶片的实施例的例子的顶视图。

图2（a）-（h）示意性地示出了根据本发明的在一种方法的例子的各个阶段中的半导体晶片的实施例的例子的部分的横断面侧视图。

图3-5示意性地示出了根据本发明的可以在半导体晶片上提供的沟槽线图案的各种例子的顶视图。

具体实施方式

由于本发明说明的实施例可能大部分是使用本领域技术人员已知的电子组件和电路实现的，所以将不会在比所认为有必要的程度大的任何程度上解释细节，以便于对本发明基本概念的理解以及认识并且为了不混淆或偏离本发明的教导。

参照图1（a），其中示出了晶片1。在这个图中指示了多个管芯区域100，所述管芯区域对应于独立的切块。管芯区域具有直线的形状并且被排列为矩阵阵列。然而，将显而易见的是，也可以使用其它的形状和排列。如在图1（b）中所示的，在制造管芯区域100的一部分期间，有源器件区域101被相应管芯的电子电路或电子器件的结构占用。可在管芯上提供例如功率晶体管，诸如异质结晶体管。通常，与管芯区域的周界相邻的外围区域102是空的，以便在不损伤电子电路的情况下允许沿着刻线103切割。

外围区域102是无源区域，因为外围区域没有电子元素或电子电路的连接或在管芯区域101中的器件。然而，外围区域102可能包括与电子电路或在管芯区域中的器件独立的一些组件，诸如晶片水平可靠性和功能性测试垫或用于促进晶片水平测试的测试电路。应注意管芯区域可能包括其它无源区域。诸如将例如外围核心的那些不同组件彼此分离的区域。

如图1（c）所示，在分割之后，半导体晶片不再是带有多个独立电路或器件的集成块，而是在半导体材料的单独切块104中被分开，每个带有相应的电子电路或电子器件。如果需要，分割的切块104可以经受进一步处理，诸如对分割的电路进行测试和封装成集成电路封装。

在下文中将参照图2描述一种处理半导体晶片的方法的例子，并且在图2中示出半导体晶片的实施例的例子的各个阶段。

如在图2（a）和（b）中所示的，半导体晶片10可在至少一个方向上被提供有曲率并且曲率可在此后被降低。曲率可只在一个方向上，即晶片将不在与该方向垂直的横截面上示出曲率并且从数学角度来说具有从开口获得的圆柱形状，而不是直曲线。在不期望被这个理论约束的情况下，可以相信这是例如这样的情况，即当由只在一个方向上的层之间的各向异性晶格失配引起曲率的情况的时候，例如沉积在Si（111）衬底上的GaN外延层。替代地，曲率可以在两个方向上，导致晶片具有类似碗的形状或类似鞍的形状，例如在由在多个方向上的层之间的晶格失配引起曲率的情况下或在由多个层引起曲率的情况下，其中相对于相邻层，每个层只在一个方向上具有晶格失配，但是层之间的方向不同。

曲率可以例如是由在晶片的层中的拉力或压缩应变引起的。这样的层可能在初始晶片材料的顶部被提供或是初始晶片材料的部分，如图2（b）中所示出的。例如，初始晶片可以是带有多个层的复合衬底晶片，诸如在绝缘衬底上的硅或带有GaN异质层的Si衬底，例如异质层在启动集成电路的制造过程之前被制造，并且可选地在不同的位置上。替代地，例如通过应变层材料的覆盖沉积可以在初始晶片上可作为集成电路的制造过程的集成部分提供应变层。应变层可以是无图案或在降低曲率之前形成图案。

例如，可以提供复合衬底晶片，所述复合衬底晶片是通过在硅基层或衬底上生长氮化镓（GaN）的外延层获得的。例如参照图2（a），可以提供初始衬底11。在这个例子中，衬底11是硅衬底，其中顶层通过硅晶格的（111）方位形成，但是衬底11可以由其它材料或其它方位形成，例如碳化硅或III-V族半导体材料的适合的氮化物，诸如在一组由二元III族氮化物材料、三元III族氮化物材料、四元III族氮化物材料或合金或其化合物（诸如AlN、InN、GaN等等）组成的一种或多个材料。例如使用高蒸汽过程外延（HVPE）过程，并且其后根据本领域已知的任何适合的分离或分裂技术将衬底102和其它衬底分离，通过在例如蓝宝石的另一衬底上生长衬底11可形成衬底11。衬底11在进一步制造侧面功率晶体管器件之前可以与其它衬底分离，特别是涉及由III-V族半导体材料的适合的氮化物形成的衬底，技术人员还应了解衬底11可能仍然在蓝宝石衬底上沉积并且使用下文中描述的处理步骤被处理，在此之后，氮化镓衬底可以与蓝宝石衬底分离。

如图2（b）所示出的，一个或多个中间层12可以在初始衬底11上沉积。所述层可以是单一的层，诸如包括种层或多层堆叠，诸如包括种层和一个或多个过渡层的堆叠，诸如AlN-GaN-AlN的堆叠。种层为在种层顶部上后续层的进一步生长提供了有序表面。种层可以例如是高电阻式或绝缘的以及例如由诸AlN的III-V族半导体材料的适合的氮化物形成。在种层上，例如通过适合的外延生长过程可以提供过渡层或层的堆叠，所述过程用于将衬底的晶格匹配到外延层的晶格，所述外延层在中间层上生长和/或将在中间层上形成的结构与衬底电隔离开。种层可以例如由III-V族半导体材料的适合的氮化物形成，诸如铝氮化镓层或AlInN层或AlGaLNN的任何组合。

中间层12的形成可以在例如通过其上的外围生长在中间层12的顶部上半绝缘层13的处置（图2（b））之后。在这个例子中，半绝缘层13是p-型掺杂氮化镓，其中掺杂物是镁（Mg）。然而，可以采用例如碳（C）或铁（Fe）的其它掺杂物以增加半绝缘层108的电阻或通过层发展p-型行为。替代地，半绝缘层13可以是III-V族半导体材料的适合的氮化物的层，例如：非有意掺杂铝氮化镓（AlGaN）、非有意掺杂氮化铟镓（InGaN）或非有意掺杂铝氮化铟（AlInN）。如果期望，则诸如铝氮化镓或氮化镓相互层（未显示）的其它层可以在中间层12和半绝缘层13形成之前使用任何适合的已知技术在衬底102上沉积。

在所示出的例子中，半绝缘层13展示了由于初始衬底11之间的晶格不匹配而产生的压缩应变，如例如当GaN异质外延层在Si（111）衬底上生长的时候发生的。在这种情况下，GaN的晶格常数小于Si（111）的晶格常数，并且在Si主体层的（111）表面上的GaN层生长的情况下，在之间具有或者没有种层的情况下，GaN层的晶格常数将不同于（111）表面的晶格常数，并且GaN将展示拉张应变。虽然准确的值取决于特定的过程参数，典型的百分比在10%和20%之间，但是GaN晶格和Si（111）表面的不匹配导致了晶片的曲率以及在生长应变层之后的暴露的顶表面14。可被使用的典型值是数百个微米厚的Si衬底，诸如在500μm和750μm之间，例如625μm，0.5μm到10μm的GaN氮化物层导致了用于6英寸晶片的100-200μm的弯曲。

通过提供诸如外围区域102的半导体晶片的无源区域，曲率可在半导体晶片中被降低，多个沟槽线17至少部分地在半导体晶片的应变层中延伸并且平行于应变层的表面。管芯的无源区域可以是没有电子组件或电子电路的连接或在制造之后在其中提供的器件的任何区域，例如外围区域或有源器件区域之间的绝缘区域。无源区域可以提供有其它元素，诸如通过处理衬底的一些元素，诸如对齐标志、用于测量特征（“CD条”）规模的结构、电子测试结构、以及类似的或用于保护电路或器件免受后制备环境条件的保护性元素，诸如管芯周围的边环密封。在这个方面中，有源器件区域是管芯的区域，该管芯的区域提供有诸如晶体管、电容器、电阻器等等的电子组件和/或电子电路或器件的连接。

可以以适合于特定实现的任何方式提供沟槽线。在所示出的例子中，在压缩应变层中（例如，在Si（111）衬底上生长的GaN异质层）中提供沟槽线。如在图2（c）-（g）中所图示的，例如，在提供电子电路20之前可以提供沟槽线。例如，无图案的衬底可以如下地提供有沟槽线。如图2（c）中所示出的，覆盖抵抗层15被提供在应变层的暴露的顶层上以便诸如覆盖应变层并且保护被抵抗层15覆盖的应变层13。然后，抵抗层15被形成图案以局部地暴露顶层，其中要提供沟槽线，导致了与沟槽线17的图案相对应的图案16，如在图2（d）中所示出的。随后，如在图2（e）中所示出的，衬底可以被暴露在移除暴露的应变层的蚀刻介质下，因此形成了沟槽线17以及降低晶片的曲率。此后，可以移除抵抗层15，结果是图2（f）中的衬底。

沟槽线可能具有适合于特定实现的任何形状和深度，并且图案可以是适合于特定实现的任何图案。例如，沟槽线可以从应变层的顶面延伸到应变层中，深度d₁达到小于应变层13的厚度d₂。虽然可以使用其它值，但是已经发现小于或等于一半的深度d₂的深度d₁已经提供了好的结果。在例子中，在带有120μm初始曲率的Si（111）-GaN复合晶片中，1μm深度的沟槽线被提供在具有约5μm厚度的GaN层中，导致了约80μm的降低曲率。如在半导体制造的技术领域内所已知的，通过机械的或光学的手段准确地测量弯曲。

如在图2（g）中所图示的，在沟槽线17形成以及曲率的相关联降低之后，可以进一步处理半导体晶片。例如，电子电路20可以在有源区域中的衬底上形成，可以在无源区域提供适合的结构。这只在图2（g）中示意性地图示，但是对于技术人员来说将显而易见的是，这可以以适合于特定的应用的任何方式实现并且包括或多或少的广泛的晶片的进一步处理。如所示出的，在进一步处理的至少一些阶段中在所述沟槽线中提供至少一些材料。例如，在进一步处理期间，可以提供沟槽线17，至少部分地带有一些覆盖沟槽线的壁的材料，诸如没有（完全地）从沟槽线移除的沉积在晶片上的材料。

可以以适合于特定实现的任何图案来提供沟槽线。如图2（g）所指示的，在相应的有源区域101中晶片可以提供有多个半导体器件或电路20，并且沟槽线通过至少一个有源区域被分离。例如，沟槽线可以被提供在分离有源区域的栅格中，诸如在图1（b）中所示的矩形栅格或不同形状的栅格，诸如平行四边形形状、蜂窝形状等等。然而，也可以使用其它图案，诸如如在图4中所示的放射状图案或平行线图案。如在图3和图4中所示的，沟槽线可能超过表面的一部分延伸或如图5中所示的可能在晶片的相对侧之间延伸。然而，如果适合的沟槽线可以是虚线或点线，则沟槽线可以如图所示为连续线。

可以以适合于特定实现的任何密度来提供沟槽线。例如，多个沟槽线可以彼此分离至少1mm。

如图2（h）所示，在提供器件或电路之后，晶片可以被切块为单独的管芯。然后管芯可以是裸管芯或经受进一步处理，诸如封装。在分割的管芯上，沟槽线可以是可检测的，例如当如在图2（h）中所图示的，沟槽线宽于切割晶片的管芯切割的宽度，导致了通过管芯切割形成的切口18窄于沟槽线，并且切割在端面上展示了阶梯状。

在前面的说明中，已经参照本发明实施例的特定例子对本发明进行了描述。然而，将明显的是，可以在其中做出各种修改和改变，并且所附权利要求不限于所示出的例子。

例如，在此描述的半导体衬底可以是任何半导体材料或材料的组合，诸如砷化镓、硅锗、硅晶绝缘体（SOI）、硅、单晶硅等等，以及上面的组合。

此外，在说明书和权利要求中的术语“前”、“后”、“顶部”、“底部”、“上”、“下”等等，如果有的话，是用于描述性的目的并且不一定用于描述永久性的相对位置。应了解，如此使用的术语在适当的情况下是可以互换的，使得在此描述的实施例例如能够在除了在此说明的或以其他方式描述的其它方位进行操作。

然而，其他修改、变化和替代也是可能的。因此，说明书和附图应当被认为是说明性的而不是限制性的含义。

在权利要求中，放置在括号之间的任何参考符号不得被解释为限定权利要求。单词“包括”不排除除了在权利要求中列出的那些之外的其他元素或步骤的存在。此外，如在此使用的词语“一”或“一个”被定义为一个或不止一个。而且，即使当同一权利要求包括介绍性短语“一个或多个”或“至少一个”以及诸如“一”或“一个”的不定冠词时，在权利要求中诸如“至少一个”以及“一个或多个”的介绍性短语的使用也不应当被解释成暗示通过不定冠词“一”或“一个”进行的另一个要求保护的元素的引入将包含这样引入的要求保护的元素的任何特定权利要求限定为仅包含一个这样的元素的发明。这对定冠词的使用也是如此。除非另有说明，使用诸如“第一”和“第二”的词语来任意区分这样的词语所描述的元素。因此，这些术语不一定意在指示这样的元素的时间或其他优先次序。在相互不同的权利要求中列举某些措施的这一事实并不指示这些措施的组合不能被用于获取优势。

Claims (13)

1.一种用于处理半导体晶片的方法，包括：

提供所述半导体晶片，所述半导体晶片在至少一个方向上具有曲率；

降低所述曲率，所述降低包括：

在所述半导体晶片的无源区域中提供多个沟槽线，所述多个沟槽线至少部分地在所述半导体晶片的应变层中延伸并且平行于所述应变层的表面，所述多个沟槽线的深度小于所述半导体晶片的厚度。

2.根据权利要求1所述的方法，包括：提供所述半导体晶片，其中半导体器件在所述无源区域之外的有源区域中。

3.根据权利要求2所述的方法，包括在相应的有源区域中提供多个半导体器件或电路，并且其中所述沟槽线通过至少一个有源区域被分离。

4.根据前述权利要求中的任何一项所述的方法，其中所述多个沟槽线彼此分离至少1mm。

5.根据前述权利要求中的任何一项所述的方法，其中所述多个沟槽线从所述应变层的表面延伸到所述应变层中，深度达到所述应变层的厚度的至少一半。

6.根据前述权利要求中的任何一项所述的方法，其中所述应变层是III族氮化物层。

7.根据前述权利要求中的任何一项所述的方法，其中所述应变层被压缩应变。

8.根据前述权利要求中的任何一项所述的方法，包括进一步处理所述半导体晶片，并且其中在所述进一步处理的至少一些阶段中在所述沟槽线中提供至少一些材料。

9.一种用于处理半导体晶片的方法，包括：

提供利用前述权利要求中的任何一项所述的方法处理的半导体晶片，

将所述半导体晶片切割为单独的管芯。

10.根据前述权利要求所述的方法，包括：使所述单独的管芯中的至少一个经受进一步处理。

11.一种半导体晶片，包括：

多个有源区域，所述多个有源区域适合于提供半导体器件或电路；

无源区域，所述无源区域将所述有源区域彼此分离；

带有第一表面的应变层，以及

另一个层，所述另一个层沿着所述应变层的与所述第一表面相反的第二表面与所述应变层接触；以及

多个沟槽线，每个沟槽线在无源区域中平行于所述应变层的所述第一表面延伸并且深度小于所述半导体晶片的厚度。

12.根据前述权利要求所述的晶片，包括在有源区域中提供的半导体器件或电路。

13.一种半导体器件，包括根据权利要求9或10所述的从半导体晶片分割出的管芯，在所述管芯上所述半导体晶片的至少一个沟槽线是可检测的。

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