KR20010081760A - 반도체장치의 피형웰 형성방법 - Google Patents

반도체장치의 피형웰 형성방법 Download PDF

Info

Publication number
KR20010081760A
KR20010081760A KR1020000007863A KR20000007863A KR20010081760A KR 20010081760 A KR20010081760 A KR 20010081760A KR 1020000007863 A KR1020000007863 A KR 1020000007863A KR 20000007863 A KR20000007863 A KR 20000007863A KR 20010081760 A KR20010081760 A KR 20010081760A
Authority
KR
South Korea
Prior art keywords
well
active region
ions
concentration
trench
Prior art date
Application number
KR1020000007863A
Other languages
English (en)
Inventor
최정훈
김영철
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000007863A priority Critical patent/KR20010081760A/ko
Publication of KR20010081760A publication Critical patent/KR20010081760A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체장치의 p웰 형성방법에 관한 것으로서, 특히, 웰 형성부위인 반도체기판의 전면에 붕소 등의 p형 불순물 이온주입을 실시한 다음 소자격리를 위한 반도체기판의 트렌치 및 소자격리막을 형성하고 소정의 이온주입을 실시하여 소자격리막이 질소이온주입층에 의하여 감싸이도록 하여 p형 불순물 이온의 벌크로의 측면확산을 방지하여 웰에서의 불순물이온 농도분포를 균일하게 하여 험프특성을 개선하도록 한 반도체장치의 NMOS 소자형성용 p웰 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 p웰 형성방법은 반도체기판에 소정의 농도로 질소이온주입을 실시하는 단계와, 상기 반도체기판의 소정부위에 소자격리막을 형성하여 소자활성영역과 소자격리영역을 격리시키는 단계와, 상기 소자활성영역을 p형 불순물 이온으로 저농도 도핑시키는 단계를 포함하여 이루어진다. 바람직하게, 상기 농도는 상기 p형 불순물 이온의 측면확산을 억제할 수 있는 정도의 질소농도이고, 상기 p형 불순물 이온은 붕소(boron)계열의 이온을 사용하며, 상기 저농도 도핑은 상기 활성영역에서 균일한 도핑농도를 갖도록 상이한 Rp(range of projection)값을 갖는 다단계 이온주입으로 실시하는 것을 포함한다.

Description

반도체장치의 피형웰 형성방법{Method of forming a p well in a semiconductor device}
본 발명은 반도체장치의 p웰 형성방법에 관한 것으로서, 특히, 웰 형성부위인 반도체기판의 전면에 붕소 등의 p형 불순물 이온주입을 실시한 다음 소자격리를 위한 반도체기판의 트렌치 및 소자격리막을 형성하고 소정의 이온주입을 실시하여 소자격리막이 질소이온주입층에 의하여 감싸이도록 하여 p형 불순물 이온의 벌크로의 측면확산을 방지하여 웰에서의 불순물이온 농도분포를 균일하게 하여 험프특성을 개선하도록 한 반도체장치의 NMOS 소자형성용 p웰 형성방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
소자격리영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로서 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다.
STI형 소자격리막이 형성된 실리콘기판에 NMOS 소자를 제조하기 위하여 p웰을 형성하여야 한다. 그러나, 반도체소자의 집적도가 증가함에 따라 NMOS 소자가 제조되는 p웰은 원자크기와 원자량이 작은 붕소 등의 p형 불순물 이온으로 기판의 활성영역 소정 부위를 도핑시켜 형성하는데, 이러한 p웰에서 붕소이온의 측면확산(lateral diffusion)이 일어나 웰내의 농도 분포가 불균일하게 되므로 이러한 각 부위에서의 농도차이에 기인한 험프(hump)가 초래된다.
도 1a 내지 도 1c는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 이용한 p웰 형성방법을 도시하는 공정단면도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10)의 소자활성영역과 소저격리영역을 정의하기 위하여 소자격리막이 형성될 부위인 트렌치를 기판의 소정 부위를 포토리쏘그래피(photolithography)로 제거하여 형성한다. 상기에서 트렌치는 기판(10)을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.
그리고, 트렌치에 산화막 등의 절연물질을 매립하여 소자격리막인 필드산화막(11)을 형성한다.
도 1b를 참조하면, 필드산화막(11)에 의하여 격리된 소자활성영역에 p형 불순물 이온주입을 실시한 다음 이온주입된 이온들을 확산시켜 기판(10)의 활성영역에 p웰(120,121,122,123)을 형성한다. 이때, p웰을 형성하기 위한 이온주입은 주로 붕소이온을 사용하여 실시하고, 이온주입 에너지를 조절하여 기판의 소정 깊이에 적절한 Rp(range of projection)을 갖도록 이온매몰층을 형성한 다음 어닐링 등의 열공정으로 NMOS 소자가 형성될 p웰(120,121,122,123)을 형성한다. 이때, 도면 부호 120 - 123은 상이한 이온주입 에너지로 붕소이온이 이온주입된 것을 도식적으로 나타낸다.
또한, 이온주입된 붕소이온들은 필드산화막(11)으로 측면확산이 일어나 각각의 웰에서의 도핑농도가 불균일해진다.
그리고, 최상층에 형성된 p웰(123)에 문턱전압 조절용 이온주입을 실시하여 후속공정에서 제조될 NMOS 소자의 문턱전압을 조절한다.
도 1c를 참조하면, 기판(10)의 활성영역을 가로지르는 게이트(13)를 형성한다.
그리고, 게이트(13)를 마스크로 이용하여 n형 불순물 이온주입을 기판의 p웰에 실시하여 소스/드레인(도시안함)을 형성하여 NMOS 트랜지스터를 완성한다.
그러나, 상술한 종래의 반도체장치의 p웰 형성방법은 p웰 특성을 위하여 도핑된 붕소이온들의 필드산화막 등으로의 측면확산이 일어나 소자의 크기가 축소될수록 소자형성영역 내부와 외곽지역의 붕소농도차이가 발생하여 험프특성이 열화되는 문제점이 있다.
따라서, 본 발명의 목적은 웰 형성부위인 반도체기판의 전면에 붕소 등의 p형 불순물 이온주입을 실시한 다음 소자격리를 위한 반도체기판의 트렌치 및 소자격리막을 형성하고 소정의 이온주입을 실시하여 소자격리막이 질소이온주입층에 의하여 감싸이도록 하여 p형 불순물 이온의 벌크로의 측면확산을 방지하여 웰에서의 불순물이온 농도분포를 균일하게 하여 험프특성을 개선하도록 한 반도체장치의 NMOS 소자형성용 p웰 형성방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 p웰 형성방법은 반도체기판에 소정의 농도로 질소이온주입을 실시하는 단계와, 상기 반도체기판의 소정부위에 소자격리막을 형성하여 소자활성영역과 소자격리영역을 격리시키는 단계와, 상기 소자활성영역을 p형 불순물 이온으로 저농도 도핑시키는 단계를 포함하여 이루어진다.
바람직하게, 상기 농도는 상기 p형 불순물 이온의 측면확산을 억제할 수 있는 정도의 질소농도이고, 상기 p형 불순물 이온은 붕소(boron)계열의 이온을 사용하며, 상기 저농도 도핑은 상기 활성영역에서 균일한 도핑농도를 갖도록 상이한 Rp(range of projection)값을 갖는 다단계 이온주입으로 실시하는 것을 포함한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 p 웰 형성방법을 도시하는 공정단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 p 웰 형성방법을 도시한 공정단면도
일반적으로 트렌치를 이용하는 셀 또는 서로 다른 도전형 웰 사이의 소자격리방법으로 STI(shallow trench isolation)을 사용하는 경우, 트렌치 매립물질로 산화실리콘(silicon oxide)을 사용하여 소자격리막을 형성한다.
그리고, NMOS 소자를 제조하기 위하여 웰 형성영역의 소자활성영역에 붕소이온을 소정의 농도로 도핑시켜 p웰을 형성한다. 그러나, p웰에 분포된 붕소이온들은 후속 열공정등에서 측면확산(lateral diffusion)이 발생하여 기판 벌크(bulk) 또는 산화실리콘으로 빠져나가 p웰의 각각의 부위에서의 붕소이온 농도분포가 불균일해진다.
따라서, 본 발명에서는 붕소이온들이 기판 벌크 등으로 확산되는 것을 방지하기 위하여 기판에 질소이온을 주입하여 소자활성영역을 소자격리막과 질소층으로 감싸서 붕소손실을 억제하므로서 NMOS 소자의 험프특성을 개선한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 p 웰 형성방법을 도시한 공정단면도이다.
도 2a를 참조하면, 반도체기판인 실리콘 기판(20)의 전면에 질소이온주입을 실시하여 기판의 상부를 질소이온으로 도핑시킨다. 이는 후속 공정에서 형성될 웰영역을 질소층으로 감싸기 위해서이다.
도 2b를 참조하면, 실리콘으로 이루어진 반도체기판(20)의 소자활성영역과 소저격리영역을 정의하기 위하여 소자격리막이 형성될 부위인 트렌치를 기판의 소정 부위를 포토리쏘그래피(photolithography)로 제거하여 형성한다. 상기에서 트렌치는 기판(20)을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.
이와 같이 트렌치 내부 표면을 이루는 실리콘 기판의 노출된 부위는 질소로 도핑되어 일종의 질소층으로 이루어진 확산방지막(21) 역할을 하게 된다. 이때, 도면에서는 트렌치를 감싸는 형태의 확산방지막(21)이 모식적으로 나타나 있다.
그리고, 트렌치에 산화막 등의 절연물질을 매립하여 소자격리막인 필드산화막(22)을 형성한다.
도 2c를 참조하면, 필드산화막(22)과 확산방지막(21)에 의하여 격리된 소자활성영역에 p형 불순물 이온주입을 실시한 다음 이온주입된 이온들을 확산시켜 기판(20)의 활성영역에 p웰(230,231,232,233)을 형성한다. 이때, p웰을 형성하기 위한 이온주입은 주로 붕소이온을 사용하여 실시하고, 이온주입 에너지를 조절하여 기판의 소정 깊이에 적절한 Rp(range of projection)을 갖도록 이온매몰층을 형성한 다음 어닐링 등의 열공정으로 NMOS 소자가 형성될 p웰(230,231,232,233)을 형성한다. 이때, 도면 부호 230 내지 233은 상이한 이온주입 에너지로 붕소이온이 이온주입된 것을 구별하기 위해서 각각의 Rp에 따른 p웰 형성부분을 나타낸다.
그러나, p웰을 형성하기 위하여 이온주입된 붕소이온들은 확산방지막(21)에 의하여 측면확산이 억제된다. 따라서, 각각의 웰부분에서의 도핑농도가 균일해진다.
그리고, 최상층에 형성된 p웰(2333)에 문턱전압 조절용 이온주입을 실시하여 후속공정에서 제조될 NMOS 소자의 문턱전압을 조절한다.
도 2d를 참조하면, 기판(20)의 소자활성영역에 형성된 p웰을 가로지르는 게이트(24)를 형성한다.
그리고, 게이트(24)를 이온주입마스크로 이용하여 n형 불순물 이온주입을 기판의 p웰에 고농도로 실시하여 소스/드레인(도시안함)을 형성하므로서 NMOS 트랜지스터를 완성한다.
따라서, 본 발명에서는 소자격리막 형성전 단계에서 기판에 질소이온주입을 한 다음 소자격리막을 형성하므로서 소자활성영역을 소자격리막과 질소층으로 감싸주어 붕소이온의 측면확산을 방지하므로서 험프특서을 개선하는 장점이 있다.

Claims (5)

  1. 반도체기판에 소정의 농도로 질소이온주입을 실시하는 단계와,
    상기 반도체기판의 소정부위에 소자격리막을 형성하여 소자활성영역과 소자격리영역을 격리시키는 단계와,
    상기 소자활성영역을 p형 불순물 이온으로 저농도 도핑시키는 단계로 이루어진 반도체장치의 p웰 형성방법.
  2. 청구항 1에 있어서,
    상기 소자격리막은 에스티아이(shalow trench isolation)로 형성하는 것이 특징인 반도체장치의 p웰 형성방법.
  3. 청구항 1에 있어서,
    상기 농도는 상기 p형 불순물 이온의 측면확산을 억제할 수 있는 정도의 질소농도인 것이 특징인 반도체장치의 p웰 형성방법.
  4. 청구항 1에 있어서,
    상기 p형 불순물 이온은 붕소(boron)계열의 이온을 사용하는 것이 특징인 반도체장치의 p웰 형성방법.
  5. 청구항 1에 있어서,
    상기 저농도 도핑은 상기 활성영역에서 균일한 도핑농도를 갖도록 상이한 Rp(range of projection)값을 갖는 다단계 이온주입으로 실시하는 것이 특징인 반도체장치의 p웰 형성방법.
KR1020000007863A 2000-02-18 2000-02-18 반도체장치의 피형웰 형성방법 KR20010081760A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000007863A KR20010081760A (ko) 2000-02-18 2000-02-18 반도체장치의 피형웰 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000007863A KR20010081760A (ko) 2000-02-18 2000-02-18 반도체장치의 피형웰 형성방법

Publications (1)

Publication Number Publication Date
KR20010081760A true KR20010081760A (ko) 2001-08-29

Family

ID=19647797

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000007863A KR20010081760A (ko) 2000-02-18 2000-02-18 반도체장치의 피형웰 형성방법

Country Status (1)

Country Link
KR (1) KR20010081760A (ko)

Similar Documents

Publication Publication Date Title
US5770490A (en) Method for producing dual work function CMOS device
JP3495306B2 (ja) 集積回路素子製造方法
US8329539B2 (en) Semiconductor device having recessed gate electrode and method of fabricating the same
KR100798158B1 (ko) 반도체 디바이스 제조 방법
KR100948939B1 (ko) 소스/드레인 확장부에서 도판트의 확산 유출을 방지하기위한 실리콘 산화물 라이너의 이온 주입
US6566680B1 (en) Semiconductor-on-insulator (SOI) tunneling junction transistor
KR101194884B1 (ko) 반도체 소자 및 그 형성방법
KR100481177B1 (ko) 셀 패드 콘택의 저항을 감소시킨 반도체 장치 및 그제조방법
KR20040006413A (ko) 반도체 소자의 소자분리막 형성 방법
US6350656B1 (en) SEG combined with tilt side implant process
US6828614B2 (en) Semiconductor constructions, and methods of forming semiconductor constructions
KR20100038631A (ko) 반도체 장치 제조 방법
KR20010081760A (ko) 반도체장치의 피형웰 형성방법
US7994575B2 (en) Metal-oxide-semiconductor device structures with tailored dopant depth profiles
US6291327B1 (en) Optimization of S/D annealing to minimize S/D shorts in memory array
KR100407981B1 (ko) 반도체소자의구조및제조방법
KR100618680B1 (ko) 폴리 실리콘층 형성 방법
KR100780645B1 (ko) 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법
KR20110121163A (ko) 매립 게이트를 갖는 반도체 장치 제조 방법
KR20090043328A (ko) 반도체 소자의 불순물 영역 형성방법
KR100325615B1 (ko) 다층 주입 공정을 이용한 반도체 소자 제조 방법
KR100798790B1 (ko) 반도체 소자 제조 방법
JPH1140662A (ja) 半導体装置の製造方法
CN1472817A (zh) 沟槽式屏蔽只读存储器存储单元的构造及其制造方法
KR20020057524A (ko) 반도체장치의 소자격리방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application