JPH01231364A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、イオン打
込法で形成された半導体領域（拡散層）を有する半導体
集積回路装置に適用して有効な技術に関するものである
。

〔従来の技術〕

半導体基板にｐｎ接合を形成する方法としてはイオン打
込法がある。例えば絶縁ゲート型電界効果トランジスタ
（以下、ＭＩＳＦＥＴと称する）の場合、イオン打込法
を用いて次のようにソース領域及びドレイン領域が形成
されている。

まず、厚い酸化珪素膜で形成されたフィールド絶縁膜で
囲まれた領域内の半導体基板の主面上に、ゲート絶縁膜
（酸化珪素膜）を介在させてゲート電極を形成する。ゲ
ート電極は多結晶珪素膜等の導電性材料で形成されてい
る。

次に、前記ゲート電極及びフィールド絶縁膜を不純物導
入用マスクとして用い、ヒ素、ボロン、リン等の不純物
イオンをイオン打込法により半導体基板の主面部に導入
する。この後、導入された不純物イオンを活性化するこ
とによって、ソース領域及びドレイン領域を形成するこ
とができる。

このイオン打込法は、不純物イオン量の制御性が良く、
浅いｐｎ接合が形成できるという特徴がある。

前記フィールド絶縁１摸の端部のように、半導体基板の
主面上に形成された酸化珪素膜等の絶縁膜を通してイオ
ン打込法により不純物イオンを導入する場合、半導体基
板の主面部に導入される物質は所望の不純物イオンのみ
ではなく、不純物イオンが絶縁膜を構成する物質と衝突
し、衝突された物質も半導体基板中に導入される。これ
はノックオン（ｋｎｏｃｋ−ｏｎ）現象として良く知ら
れている。この現象については、例えば、ジェイ・ジェ
イ・ニー・ピー、第１８巻、第３号（１９７９年）、第
６４７頁乃至第６５６頁（ＪＪＡＰ、ＶｏＬ、１８．Ｎ
ｏ、３．ＭＡＲＣＩ＋　（１９７９）、ｐｐ、６４７−
６５６）において論じられている。ノックオン現象は不
純物イオンがヒ素、リン等の重いイオンであり、絶縁膜
が酸化珪素膜、窒化珪素膜であるときに顕著である。ノ
ックオン現象は、酸化珪素膜では酸素が、窒化珪素膜で
は窒素が半導体基板中に導入される。

このように導入された酸素或は窒素は、半導体基板中に
結晶欠陥を発生させると共に、エネルギバンドギャップ
中に不純物準位或は表面準位を生ずる。この現象につい
ては、例えば、ニー・ピー・エル、第２９巻、第４号（
１９７６年）、第２５９頁乃至第２６１頁（Ａ　、Ｐ、
　Ｌ、　ＶｏＬ、　２９．Ｎｏ、　４　、１５Ａｕｇｕ
ｓｔ　（１９７６）　、　ＰＰ、　２５９−２６１　）
及び前記論文において論じられている。

このような結晶欠陥や不純物準位はｐｎ接合の空乏層領
域に存在するとジェネレーションーリコンビネーション
センタ（以下、Ｇ−Ｒセンタと称する）となり、ｐｎ接
合に逆バイアスを印加したときのリーク電流の発生原因
となる。

第１２図（概略断面図）を用いて、従来のイオン打込法
によるｐｎ接合の形成方法について説明する。第１２図
に示すように、単結晶珪素からなるｐ型半導体基板１の
主面上に、厚い酸化珪素膜からなるフィールド絶縁膜２
及び薄い酸化珪素膜からなるイオン打込時の汚染防止膜
３を形成する。

次に、フィールド絶縁膜２を不純物導入用マスクとして
用い、半導体基板１の主面部にイオン打込法でヒ素イオ
ンを導入する。ヒ素イオンの導入は汚染防止膜３を通し
て行われる。ヒ素イオンは同第１２図中ａに示す位置ま
で導入される。しかし、ノックオンされた酸素は図中す
に示すように。

ヒ素イオンよりも深い位置まで導入され、その表面濃度
が最も高くなる。さらに、ヒ素イオンの酸化珪素膜中の
飛程長の２倍乃至３倍の酸化珪素膜の厚さまでノックオ
ン現象が起こる。このため、フィールド絶縁膜２と汚染
防止膜３との境界部分において、フィールド絶縁膜２が
順次厚くなるのでヒ素イオンは導入されないが、酸素は
導入される領域が存在する。

次に、前記導入されたヒ素イオンを熱処理によって活性
化し、同第１２図に示すように、ｎ型半導体領域を形成
する。このｎ型半導体領域と半導体基板１とのｐｎ接合
部はＣで示す。ｎ型半導体領域はノックオンされた酸素
の大部分を接合内に取り込むために、空乏層中のＧ−Ｒ
センタの密度は少なくリーク電流は少ない。

〔発明が解決しようとする課題〕

しかしながら、前述のフィールド絶縁膜２の端部におい
ては、ヒ素イオンの横方向拡散が小さいので、空乏層中
に多斌のノックオンされた酸素が存在する。このため、
フィールド絶縁膜２の端部にＧ−Ｒセンタが存在するの
で、汚染防止膜３で覆われた活性化領域よりもリーク電
流が多くなる。

特に、ＤＲＡＭ　（ダイナミック型ランダムアクセスメ
モリ）のようにｐｎ接合部に電荷を蓄積させる素子にお
いては、フィールド絶縁膜２の端部でのリーク電流が問
題となるので、情報が反転するなどの誤動作を生じる。

本発明の目的は、イオン打込法で堆積膜を通して不純物
イオンを導入する半導体集積回路装置において、前記堆
積膜の端部でのリーク電流を低減することが可能な技術
を提供することにある。

本発明の他の目的は、ＤＲＡＭにおいて、メモリセルの
情報の反転を防止し、誤動作を防止することが可能な技
術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

半導体集積回路装置において、イオン打込みによってノ
ックオンされた物質が、半導体基板と前記イオン打込み
で形成された半導体領域（拡散層）とのｐｎ接合部に形
成される空乏層中に存在しないように構成する。

〔作　　用〕

上述した手段によれば、ノックオンによって半導体基板
中に導入された物質で生ずる結晶欠陥、表面準位等のＧ
−Ｒセンタを一方のｐｎ接合内に取り込むことができ、
ｐｎ接合に逆バイアスを印加したときに形成される空乏
層中にＧ−Ｒセンタが存在しないので、逆バイアス時の
リーク電流を低減することができる。

この結果、特にＤＲＡＭにおいて、メモリセルの情報の
反転が低減できるので、誤動作を防止することができる
。

以下、本発明の構成について、ＤＲＡＭに本発明を適用
した一実施例とともに説明する。

なお、実施例を説明するための全回において、　　　゛
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。

〔発明の実施例〕

本発明の一実施例であるプレーナ構造のＤＲＡＭのメモ
リセルを第１図（平面図）及び第２図の左側（第１図の
Ａ−Ａ切断線で切った断面図）で示す。

第２図の右側には周辺回路のＭＩＳＦＥＴの断面を示す
。

第１図及び第２図で示すように、ＤＲＡＭのメモリセル
は、情報蓄積用容量素子Ｃとメモリセル選択用Ｍ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓとの直列回路で構成されでいる
。

情報蓄積用容量素子Ｃは、単結晶珪素からなるｐ゛型半
導体基板１の主面に選択酸化法によって形成された厚い
フィールド絶縁膜２に規定された領域内に構成されてい
る。情報蓄積用容量素子Ｃは。

一方の電極（下部電極）として使用される比較的高不純
物濃度のｎ゛型半導体領域３及びｎ型半導体領域４、薄
い誘電体膜５、他方の電極（上部電極）として使用され
るプレート電極６で構成されている。

この情報蓄積用容量素子Ｃは所謂プレーナ構造で構成さ
れている。前記一方の電極としてのｎ°型半導体領域３
はヒ素イオンで形成されている。ｎ型半導体領域４はリ
ンイオンで形成され、前記ｎ゛型半導体領域３の外周に
沿って形成されている。ｎ・型半導体領域３、ｎ型半導
体領域４の夫々を形成する不純物イオンはイオン打込み
によって導入されている。誘電体膜５は例えば酸化珪素
膜で形成されている。プレート電極６は例えば多結晶珪
素膜で形成されている。この多結晶珪素膜には抵抗値を
低減する不純物例えばリンイオン、ヒ素イオン又はボロ
ンイオンが導入されている。

このように構成されるＤＲＡＭのメモリセルの情報蓄積
用容量素子Ｃは、第３図（要部拡大断面図）に示すよう
に、一方の電極をｎ゛型半導体領域３とｎ型半導体領域
４との２重拡散構造で構成している。つまり、浅い接合
のｎ゛型半導体領域３は。

ヒ素イオンに比べて拡散係数が大きなリンイオンで形成
されたｎ型半導体領域４によって実質的なｐｎ接合（半
導体基板１と半導体領域４とのｐｎ接合）を深く構成し
ている。ｎ型半導体領域４は。

フィールド絶縁膜２の端部において、フィールド絶縁Ｉ
Ｉ！Ｊ２の下部に充分に回り込むように、横方向の拡散
距離が大きくなるように構成されている。

つまり、ｎ型半導体領域４は、フィールド絶縁膜２を不
純物導入用マスクとして用い、半導体基板１の主面部に
ヒ素イオン、リンイオンの夫々をイオン打込みで導入し
た際、フィールド絶縁膜２の端部において、ノックオン
された物質（酸素）がｐｎ接合部に逆バイアスを印加し
て形成された空乏層中に存在しないように構成されてい
る。ノックオンされた物質は第３図に符号０を付けて示
すように形成される。半導体基板１とｎ°型半導体領域
４とのｐｎ接合部の近傍に示す点線ｉは逆バイアスを印
加した状態において形成された空乏層である。

このように、半導体集積回路装置において、イオン打込
みによってノックオンされた物質０が。

半導体基板ｌとイオン打込みで形成された半導体領域（
拡散層）４との・ｐｎ接合部に形成される空乏層ｌ中に
存在しないように構成することにより、ノックオンによ
って半導体基板１中に導入された物質Ｏで生ずる結晶欠
陥、表面準位等のＧ−Ｒセンタを一方のｐｎ接合内（半
導体領域４内）に取り込むことができ、ｐｎ接合に逆バ
イアスを印加したときに形成される空乏層ｉ・中にＧ−
Ｒセンタが存在しないので、逆バイアス時のリーク電流
を低減することができる。特に、ＤＲＡＭは、情報蓄積
用容量素子Ｃの情報となる電荷のリークを低減すること
ができ、メモリセルの情報の反転を低減することができ
るので、誤動作を防止することができる。

メモリセル選択用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓは、
半導体基板１、ゲート絶縁膜８、ゲート電極９、ソース
領域及びドレイン領域である一対の低不純物濃度のｎ型
半導体領域１０及び一対の高不純物濃度のｎ゛型半導体
領域１２で構成されている。このメモリセル選択用ＭＩ
ＳＦＥＴＱｓは所謂ＬＤＤ構造で構成されている。前記
ゲート絶縁膜８は例えば酸化珪素膜で形成されている。

ゲート電極９は例えば多結晶珪素膜で形成されている。

ゲート電極９はゲート幅方向に延在するワード線（ＷＬ
）９と一体に構成（接続）されている。低不純物濃度の
ｎ型半導体領域１０はリンイオンで形成されている。高
不純物濃度のｎ“型半導体領域１２はヒ素イオンで形成
されている。

前記フィールド絶縁膜２の下部の半導体基板１の主面部
にはｐ型チャネルストッパ領域１７が設けられている。

チャネルストッパ領域１７はフィールド絶縁膜２と共に
素子分離を行うように構成されている。前記情報蓄積用
容量素子Ｃのプレート電極６上には層間絶縁膜７が設け
られており、この層間絶縁膜７はワード線９とプレート
電極６とを電気的に分離するように構成されている。

データ線（ＤＬ）１５は層間絶縁膜１３に形成された接
続孔１４を通してメモリセル選択用ＭＩＳＦＥＴＱｓの
一方の半導体領域１２に接続されている。層間絶縁膜１
３は、ワード線９とデータ線１５とを電気的に分離する
ように構成されている。

前記データ線１５はファイナルパッシベーション膜１６
で覆っている。

周辺回路のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、第２図
の右側に示すように、前記メモリセル選択用ＭＩＳＦＥ
Ｔ　Ｑ　ｓと実質的に同一構造で構成されている。

次に、前記ＤＲＡＭの製造方法について、第４図乃至第
７図（各製造工程毎に示す要部断面図）を用いて周辺回
路素子と共に簡単に説明する。

まず、（１００）面を有する単結晶珪素からなるｐ−型
半導体基板１を用意する。

次に、半導体素子形成領域において、半導体基板１の主
面上に酸化珪素膜、窒化珪素膜の夫々を順次形成する。

この後、半導体素子形成領域間の前記窒化珪素膜を選択
的に除去し、この領域に選択酸化法により厚いフィール
ド絶縁膜２を形成する。この工程と実質的に同一製造工
程によって、ｐ型チャネルトツパ領域１７を形成する。

なお、周辺回路素子をＣＭＯ３（相補型ＭＩＳＦＥＴ）
で構成する場合には、フィールド絶縁１漠２の形成前、
又は形成後にｐチャネルＭＩＳＦＥＴ形成領域の半導体
基板１の主面部にｎ型ウェル領域を形成する。

次に、前記窒化珪素膜を選択的に除去した後、半導体素
子形成領域に清浄な酸化珪素膜５Ａを形成する。

次に、情報蓄積用容量素子Ｃ形成領域において、例えば
フォトレジスト膜を不純物導入用マスクとして、イオン
打込法により、ヒ素イオン及びリンイオンを選択的に導
入し、第４図に示すようにヒ素イオンで形成されたｎ′
型半導体領域３及びリンイオンで形成されたｎ型半導体
領域４を形成する。

ｎ゛型半導体領域３の形成に必要なヒ素イオンの打込み
量は、プレート電極６と半導体基板１との間に印加され
る電圧によって反転層を形成しない打込み量よりも多く
する。

次に、前記酸化珪素膜５Ａを除去する。この後、情報蓄
積用容量素子Ｃ形成領域において、半導体基板１（実際
には半導体領域３）の主面上に誘電体膜５を形成する。

誘電体膜５は例えば半導体基板１の主面に熱酸化法によ
り形成した酸化珪素膜で形成する。誘電体膜５としては
、前述の熱酸化珪素膜以外に、窒化珪素膜、タンタルオ
キサイド膜、或はＣＶＤ法やスパッタ法等による熱酸化
法以外で形成した酸化珪素膜、或はそれらを組合せた複
合膜でもよい。

次に、情報蓄積用容量素子Ｃ形成領域において。

誘電体ｌｌｌ５上にプレート電極６を形成する。プレー
ト電極６は、多結晶珪素膜を堆積した後、不純物イオン
を導入し１選択的にエツチングすることによって形成す
ることができる。勿論、前記不純物イオンの導入は、多
結晶珪素膜の堆積時に同時に行ってもよい。プレート電
極６は、導電性があれば良く、多結晶珪素膜上にシリサ
イド膜或はタングステン等の金属膜を堆積した複合膜で
あってもよく、多結晶珪素膜以外の単層膜或は２層以外
の複合１摸であっても良い。このプレート電極６を形成
する工程によって、メモリセルの情報蓄積用容量素子Ｃ
は完成する。

次に、プレート電極６を覆う層間絶縁膜７を形成する。

この層間絶ａ膜７は例えば熱酸化法で形成する。

次に、第５図に示すように、メモリセル選択用ＭＩＳＦ
ＥＴＱＳ、周辺回路素子のＭＩＳＦＥＴＱｎの夫々の形
成領域において、半導体基板１の主面上にゲート絶縁膜
８を形成する。ゲート絶縁膜８は例えば熱酸化法によっ
て形成する。また、ゲート絶縁膜８の形成前又は形成後
に所定のチャネルドープを行う。チャネルドープをイオ
ン打込法で行う場合、ゲート絶縁膜８の形成前に行う方
が望ましい。これはゲート絶縁膜８がイオン打込法によ
って劣化するのを防止するためである。

次に、メモリセルのメモリセル選択用ＭＩＳＦＥ　Ｔ　
Ｑ　ｓのゲート電極９、ワード線９及び周辺回路素子の
ＭＩｓＦＥＴＱｎのゲート電極９を形成する。ゲート電
極９．ワード線９の夫々は、前記プレート電極６と同様
の方法により形成する。

次に、第６図に示すように、メモリセル選択用ＭＩＳＦ
ＥＴＱｓ、ＭＩＳＦＥＴＱｎの夫々の形成領域において
、半導体基板１の主面部にｎ型半導体領域１０を形成す
る。ｎ型半導体領域１０は、例えばゲート電極９及びフ
ィールド絶縁膜２を不純物導入用マスクとして用い、リ
ンイオンをイオン打込法によって導入することよって形
成することができる。なお、図示していないが、前記ｎ
型半導体領域１０を形成した後には、ｐチャネルＭＩＳ
ＦＥＴ形成領域のウェル領域の主面部にｎ型半導体領域
（ＬＤＤ部）が形成される。

次に、前記ゲート電極９の側壁に既知の手段によってサ
イドウオールスペーサ１１を形成する。そして、第７図
に示すように、メモリセル選択用ＭＩＳＦＥＴＱｓ、Ｍ
ＩＳＦＥＴＱｎの夫々の形成領域において、半導体基板
１の主面部にｎ゛型半導体領域１２を形成する。ｎ゛型
半導体領域１２は、ヒ素イオンをイオン打込法で導入す
ることによって形成することができる。このｎ゛型半導
体領域１２を形成する工程によって、メモリセル選択用
ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎの夫々
が完成する。この後、図示していないが、ｐチャネルＭ
Ｉ　５ＦＥＴ形成領域において、ウェル領域の主面部に
ｐ′型半導体領域を形成することによって、ｐチャネル
ＭＩＳＦＥＴは完成する。

前記メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭ
ＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴの夫々はＬＤ
Ｄ構造で構成されている。

次に１層間絶縁膜１３を形成する。層間絶縁ＩＩ！１３
は、例えばＣＶＤ法やスパッタ法による酸化珪素膜、窒
化珪素膜、或はこれらを含む２Ｎ以上の複合膜で形成す
る。

次に１層間絶縁膜１３に接続孔工４を形成し、この後、
アルミニウム等のデータ線１５を形成し、ファイナルパ
ッシベーション膜１６を形成する二どによって、本実施
例のＤＲＡＭは完成する。ファイナルパッシベーション
膜１６は、例えばＰＳＧ膜、窒化珪素膜或はこれらの複
合膜で形成する。

前述のように１本実施例によれば、ＤＲＡＭのメモリセ
ルの情報蓄積用容量素子Ｃの一方の電極となるヒ素イオ
ンで形成されたｎ゛型半導体領域３が、リンイオンで形
成されたｎ゛型半導体領域４によって覆われている。リ
ンイオンはヒ素イオンに比べ熱拡散係数が大きく、又ノ
ックオンされた酸素はリンイオンよりも深く半導体基板
中に入らない。この結果、ヒ素イオン、リンイオン自身
のイオン打込みによって発生するノックオン層○をｐｎ
接合内（半導体領域４内）に取り込むことができるので
、フィールド絶縁膜２の端部の空乏層中にできるＧ−Ｒ
センタを減少させ、リーク電流を減少させることができ
る。

次に１本発明の他の実施例について説明する。

本発明の他の実施例であるＤＲＡＭのメモリセル及び周
辺回路素子を第８図及至第１１図（要部断面図）で示す
。

第８図に示すＤＲＡＭは、メモリセルのメモリセル選択
用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのソース領域及びド
レイン領域をリンイオンをイオン打込法で導入したｎ’
型半導体領域１８のみで形成している。このメモリセル
選択用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのｎ゛型半導体
領域１８は、周辺回路素子のｎチャネルＭ　Ｉ　Ｓ　Ｆ
ＥＴＱｎのｎ型半導体領域１０と同−製造工程及び同一
不純物導入量で形成されている。また、両者は別の製造
工程で形成してもよい。

第９図に示すＤＲＡＭは、メモリセルのメモリセル選択
用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのソース領域及びド
レイン領域を、周辺回路素子のｎチャネルＭＩＳＦ　Ｅ
　Ｔ　Ｑ　ｎと同一１！ｉｉ工程で形成したｎ型半導体
領域１０（リンイオンで形成）と、リンイオンをイオン
打込法で導入して形成したｎ゛型半導体領域１９とで構
成されている。

前記第８図、第９図の夫々に示すＤＲＡＭは、メモリセ
ルの情報ＭＩＡ用容量素子Ｃとメモリセル選択用Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓとの間に位置するフィールド
絶縁膜２の端部におけるリーク電流を低減することがで
きるので、前述の一実施例よりもさらに効果的である。

第１０図に示すＤＲＡＭは、メモリセルの情報Ｗ積用容
量素子Ｃの一方の電極をリンイオンで形成したｎ型半導
体領域４のみで形成している。この第１０図に示すＤＲ
ＡＭは前述のＤＲＡＭと同様の効果を得ることができる
。

第１１図に示すＤＲＡＭは、メモリセルの情報蓄積用容
量素子Ｃをスタックド構造で構成している。スタックド
構造の情報蓄積用容量素子Ｃは。

メモリセル選択用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのソ
ース領域又はドレイン領域として使用される一方のｎ型
半導体領域２０に接続された下層プレート電極２１．誘
電体膜５及び上層プレート電ｔ４１！６を順次重ね合せ
て構成されている。下層プレート電極２１は例えば上層
プレート電極６と同様に多結晶珪素膜で形成されている
。ｎ型半導体領域２０は、前述の実施例と同様に、リン
イオンをイオン打込法で導入することによって形成され
ている。ｎ型半導体領域２０は、少なくとも半導体基板
１とｐｎ接合を形成する部分がリンイオンで形成されて
いればよい、第１１図に示すＤＲＡＭは、前述の実施例
と同様の効果を得ることができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、スタチック型ランダムアクセスメモ
リ（ＳＲＡＭ）に適用することができる。

つまり１本発明は、ＳＲＡＭのメモリセルのフィールド
絶縁膜で規定された領域内の転送用ＭＩＳＦＥＴと駆動
用ＭＩＳＦＥＴとの接続部（ノード）に情報となる電荷
を蓄積するので、少なくともこの部分にリンイオンで形
成した半導体領域を設ければよい。

さらに、本発明は、不純物イオンが絶縁１摸を通過した
場合に生じる前記ノックオン現象に限らず、不純物が金
属膜（例えばチタン膜）を通過した場合に生じるノック
オン現象に適用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。

半導体集積回路装置において、ノックオン現象に起因す
るリーク電流を低減することができる。

また、ＤＲＡＭにおいては誤動作を防止することができ
る。

【図面の簡単な説明】

第１図は１本発明の一実施例であるＤＲＡＭのメモリセ
ルの要部平面図。 第２図は、前記第１図のＡ−Ａ切断線で切った部分及び
周辺回路素子を示す断面図、 第３図は、前記第２図の要部拡大断面図、第４図及至第
７図は、前記ＤＲＡＭを各製造工程毎に示す要部平面図
。 第８図及至第１１図は、本発明の他の実施例であるＤＲ
ＡＭのメモリセルの要部断面図、第１２図は、従来の技
術を説明するための半導体集積回路装置の要部断面図で
ある。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３、４．１０．１２．１９．２０・・・半導体領域、
Ｏ・・・ノックオン層、ｉ・・・空乏層、Ｃ・・・情報
蓄積用容量素子、Ｑｓ・・・メモリセル選択用Ｍ　Ｉ　
Ｓ　ＦＥＴである。 第３因 １）Ｐ） 第１２図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の第１半導体領域の主面にイオン打込法
   により不純物イオンを堆積膜を通して導入し、この不純
   物イオンにより第２導電型の第２半導体領域を形成する
   半導体集積回路装置において、前記不純物イオンと堆積
   膜を構成する物質との相互作用によって、前記第１半導
   体領域中に導入された前記堆積膜を構成する物質が、前
   記第２半導体領域内に形成される空乏層中に存在しない
   ように構成したことを特徴とする半導体集積回路装置。 ２、前記堆積膜は酸化珪素膜又は窒化珪素膜であること
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路装置。 ３、前記第２半導体領域はダイナミック型ランダムアク
   セスメモリのメモリセルの情報蓄積用容量素子の一方の
   電極を構成していることを特徴とする特許請求の範囲第
   １項又は第２項に記載の半導体集積回路装置。