KR20070069875A - 반도체 장치의 보호 다이오드 - Google Patents

반도체 장치의 보호 다이오드 Download PDF

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KR20070069875A
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홍대욱
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매그나칩 반도체 유한회사
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Abstract

본 발명은 디스차지 다이오드의 면적 증가없이 다이오드의 접합 파괴 특성을 향상시킬 수 있는 반도체 장치의 보호 다이오드를 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전형의 기판; 상기 기판에 형성된 제2도전형의 제1웰; 상기 제1웰에 형성되며, 그 내부에 적어도 하나의 다이오드를 갖는 제2도전형의 제2웰; 및 상기 제2웰에 이웃하도록 상기 제1웰에 형성되며, 그 내부에 적어도 하나의 다이오드를 갖는 제1도전형의 제3웰을 포함하는 반도체 장치의 보호 다이오드를 제공한다.
디스차지, 보호 다이오드, 차지, 깊은 N웰(DNW), 웰.

Description

반도체 장치의 보호 다이오드{PROTECTION DIODE OF SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 보호 다이오드를 도시한 단면도.
도 2는 도 1의 구조를 갖는 보호 다이오드의 동작을 설명하기 위한 도면.
도 3은 본 발명의 일실시예에 따른 보호 다이오드를 도시한 단면도.
도 4는 도 3의 구조를 갖는 본 발명의 보호 다이오드의 동작을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
P-Sub : P형 기판 DNW : 깊은 N웰
NW : N웰 PW : P웰
N+, P+ : 불순물 영역 D1, D2, D3, D4, D5, D6 : 다이오드
ISO : 수자분리영역
본 발명은 반도체 장치에서의 보호 소자에 관한 것으로, 특히 플라즈마 차지 등에 의한 과도 자치를 각종 소자들의 데미지 없이 안정적으로 디스차지 할 수 있도록 하는 보호 다이오드(Protection Diode)에 관한 것이다.
반도체 제조 공정 중에 발생하는 플라즈마 차지(Plasma charge)는 대전된 양전하 또는 음전하를 포함하며, 그 자체로는 전체적으로 전기적인 중성 상태이나, 식각 과정 등에 의하여 양전하 또는 음전하의 밀도가 증가하는 상태로 발전되며, 이러한 차지는 반도체 기판(웨이퍼)로도 디스차지(Discharge)되게 한다. 이 때, 디스차지되는 양을 충분히 수용하지 못하는 소자의 경우에는 트랜지스터의 게이트 산화막의 파괴 또는 보호 다이오드의 파괴로 이어질 수 있다.
도 1은 종래기술에 따른 보호 다이오드를 도시한 단면도이다.
플라즈마를 이용한 공정 사용 시, 대전된 양 또는 음의 차지가 반도체 기판 위에 집적되는 트랜지스터와 같은 반도체 소자에 원하지 않는 파괴를 야기시키는 것을 방지하기 위해 사용하는 디스차지 다이오드를 보호 다이오드라 한다. 보통 일정 면적 당 디스차지 다이오드의 면적을 규정하는 설계 규정을 반도체 업체에서 제공한다.
도 1을 참조하면, 머신 척(Machine chuck)에 의해 그라운딩된 P형 기판(P-Sub)에 N웰(NW)과 P웰(PW)이 인접하여 형성되어 있다. 두 웰은 기판(P-Sub) 측에서 소자분리영역(ISO)에 의해 격리되어 있다. P웰(PW) 내의 기판(P-Sub)에 인접한 영역에 고농도의 P형 영역(P+)과 고농도의 N형 영역(N+)이 소자분리영역(ISO)에 의해 격리되어 배치되어 있으며, P형 영역(P+)과 N형 영역(N+)은 다이오드(D2)를 이룬 다.
N웰(NW) 내의 기판(P-Sub)에 인접한 영역에 고농도의 P형 영역(P+)과 고농도의 N형 영역(N+)이 소자분리영역(ISO)에 의해 격리되어 배치되어 있으며, P형 영역(P+)과 N형 영역(N+)은 다이오드(D1)를 이룬다.
아울러, P웰(PW)과 N웰(NW)은 그 경계면에서 다이오드(D3)를 이룬다.
P웰(PW)에 형성된 P형 영역(P+)은 접지전압(Vss)에 접속되고, N웰(NW)에 형성된 N형 영역(N+)은 전원전압(Vdd)에 접속된다.
도 2는 도 1의 구조를 갖는 보호 다이오드의 동작을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 공정 진행 중 N웰(NW)에 형성된 N형 영역(N+) 즉, Vdd 단자에 '+' 차지의 플라즈마 차지가 인가되면, 그 차지는 다이오드 D1, D2, D3에 의하여 분배된다.
그러나, 상기한 구조를 갖는 종래의 보호 다이오드는 접합 브레이크다운 전압(Junction Breakdown Voltage) 특성이 약한 D1으로 인해 접합 파괴에 취약한 특성을 나타낸다. 한편, 이러한 접합 취약 특성을 극복하기 위해서는 디스차지 다이오드의 면적을 증가시켜야 한다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 디스차지 다이오드의 면적 증가없이 다이오드의 접합 파괴 특성을 향상시킬 수 있는 반도 체 장치의 보호 다이오드를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 기판; 상기 기판에 형성된 제2도전형의 제1웰; 상기 제1웰에 형성되며, 그 내부에 적어도 하나의 다이오드를 갖는 제2도전형의 제2웰; 및 상기 제2웰에 이웃하도록 상기 제1웰에 형성되며, 그 내부에 적어도 하나의 다이오드를 갖는 제1도전형의 제3웰을 포함하는 반도체 장치의 보호 다이오드를 제공한다.
본 발명은 보호 다이오드를 형성하는 P웰과 N웰의 하부에 깊은 N웰을 형성하여 P형의 기판 영역과 격리시킴으로써, 기생 다이오드를 형성시켜 디스차지 패스(Discharge path)를 증가시킨다.
따라서, 종래에 비해 단위 면적 당 많은 디스차지를 할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3은 본 발명의 일실시예에 따른 보호 다이오드를 도시한 단면도이다.
도 3을 참조하면, 머신 척에 의해 그라운딩(접지)된 P형 기판(P-Sub)에 깊은 N웰(DNW)이 형성되어 있으며, 깊은 N웰(DNW)에 N웰(NW)과 P웰(PW)이 인접하여 형성 되어 있다. 두 웰(NW, PW)은 기판(P-Sub) 측에서 소자분리영역(ISO)에 의해 격리되어 있다. P웰(PW) 내의 기판(P-Sub)에 인접한 영역에 고농도의 P형 영역(P+)과 고농도의 N형 영역(N+)이 소자분리영역(ISO)에 의해 격리되어 배치되어 있으며, P형 영역(P+)과 N형 영역(N+)은 다이오드(D2)를 이룬다.
N웰(NW) 내의 기판(P-Sub)에 인접한 영역에 고농도의 P형 영역(P+)과 고농도의 N형 영역(N+)이 소자분리영역(ISO)에 의해 격리되어 배치되어 있으며, P형 영역(P+)과 N형 영역(N+)은 다이오드(D1)를 이룬다. P웰(PW)과 N웰(NW)은 그 경계면에서 다이오드(D3)를 이룬다.
P웰(PW)에 형성된 P형 영역(P+)은 접지전압(Vss)에 접속되고, N웰(NW)에 형성된 N형 영역(N+)은 전원전압(Vdd)에 접속된다.
한편, 본 발명에서는 N웰(NW)과 P웰(PW) 하부에 깊은 N웰(DNW)을 형성함으로써, N웰(NW)과 깊은 N웰(DNW) 및 P형 기판(P-Sub) 사이에 형성되는 다이오드(D4)와, P웰(PW)과 깊은 N웰(DNW) 사이에서 깊이 방향으로 형성되는 다이오드(D5) 및 P웰(PW)과 깊은 N웰(DNW) 사이에서 수평 방향으로 형성되는 다이오드(D6) 등 3개의 기생 다이오드가 형성한다.
도 4는 도 3의 구조를 갖는 본 발명의 보호 다이오드의 동작을 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 공정 진행 중 N웰(NW)에 형성된 N형 영역(N+) 즉, Vdd 단자에 '+' 차지의 플라즈마 차지가 인가되면, 그 차지는 다이오드 D1, D2, D3에 의하여 분배된다.
아울러, D4, D5, D6의 기생 다이오드로 인한 디스차지 패스가 추가로 형성되는 바, 기생 다이오드인 D4, D5, D6는 모두 접합 브레이크다운 전압 특성이 우수하며, 화살표로 표시된 패스에도 D4와 D6가 형성된다.
따라서, 디스차지 패스가 확대됨으로써 '+' 차지를 분산시킬 수 있으며, 전압 분배에 의한 단위소자의 포텐셜 다운 효과가 있다.
전술한 바와 같이 이루어지는 본 발명은, 보호 다이오드의 하부에 깊은 N웰을 형성하여 기생 다이오드를 추가로 형성하고 이로 인해 디스차지 패스를 증가시킴으로써, 단위 면적 당 디스차지 능력을 향상시킬 수 있음을 실시예를 통해 알아보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 보호 다이오드의 단위 면적 당 디스차지 능력을 증가시킴으로써, 반도체 장치의 집적도를 향상시키는 효과가 있다.

Claims (6)

  1. 제1도전형의 기판;
    상기 기판에 형성된 제2도전형의 제1웰;
    상기 제1웰에 형성되며, 그 내부에 적어도 하나의 다이오드를 갖는 제2도전형의 제2웰; 및
    상기 제2웰에 이웃하도록 상기 제1웰에 형성되며, 그 내부에 적어도 하나의 다이오드를 갖는 제1도전형의 제3웰
    을 포함하는 반도체 장치의 보호 다이오드.
  2. 제 1 항에 있어서,
    상기 기판과 제1웰 및 상기 제2웰은 디스차지 패스를 위한 제1기생 다이오드를 이루는 것을 특징으로 하는 반도체 장치의 보호 다이오드.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1웰과 상기 제3웰은 디스차지 패스를 위한 수직 방향으로의 제2기생 다이오드를 이루는 것을 특징으로 하는 반도체 장치의 보호 다이오드.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1웰과 상기 제3웰은 디스차지 패스를 위한 수평 방향으로의 제2기생 다이오드를 이루는 것을 특징으로 하는 반도체 장치의 보호 다이오드.
  5. 제 1 항에 있어서,
    상기 제2웰에 형성된 제2도전형의 제1불순물 영역과, 상기 제1불순물 영역과 격리되도록 상기 제2웰에 형성되며, 상기 제1불순물 영역과 디스차지 패스를 위한 제1다이오드를 이루는 제1도전형의 제2불순물 영역을 더 포함하는 것을 특징으로 하는 반도체 장치의 보호 다이오드.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 제3웰에 형성된 제2도전형의 제3불순물 영역과, 상기 제3불순물 영역과 격리되도록 상기 제3웰에 형성되며, 상기 제3불순물 영역과 디스차지 패스를 위한 제2다이오드를 이루는 제1도전형의 제4불순물 영역을 더 포함하는 것을 특징으로 하는 반도체 장치의 보호 다이오드.
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