KR20060050818A - 소스 드라이버, 전기 광학 장치, 전자 기기 및 구동 방법 - Google Patents

소스 드라이버, 전기 광학 장치, 전자 기기 및 구동 방법 Download PDF

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KR20060050818A
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Abstract

파셜 표시에 의한 저소비 전력화와 칩 면적의 축소화에 수반하는 저코스트화를 실현하는 소스 드라이버, 전기 광학 장치, 전자 기기 및 구동 방법을 제공하기 위해, 소스 드라이버(520)는, 계조 전압에 기초하여 소스선(S1)을 구동하는 임피던스 변환 회로(IPC1)과, 비표시 전압을 임피던스 변환 회로(IPC1)의 출력에 공급하기 위한 파셜 스위치(PSW1)과, 임피던스 변환 회로마다 설치되어 PS 데이터가 유지되는 PS 데이터 유지 회로(PS1reg)와, 세로 파셜 제어 신호 PTV에 기초하여 PS 데이터를 마스크하는 제1 마스크 회로(MASK1)를 포함한다. 제1 마스크 회로(MASK1)의 출력에 기초하여, 임피던스 변환 회로(IPC1)의 동작 전류를 정지시킴과 함께 파셜 스위치(PSW1)를 온으로 설정하거나, 혹은, 임피던스 변환 회로(IPC1)가 소스선(S1)을 구동함과 함께 파셜 스위치(PSW1)를 오프로 설정한다.
마스크 회로, 소스 드라이버, 임피던스, 액정 패널, 컨덴서

Description

소스 드라이버, 전기 광학 장치, 전자 기기 및 구동 방법{SOURCE DRIVER, ELECTRO-OPTICAL DEVICE, ELECTRONIC APPARATUS, AND DRIVING METHOD}
도 1은 본 실시예에 있어서의 소스 드라이버가 적용된 전기 광학 장치의 구성의 개요를 도시하는 블록도.
도 2는 본 실시예에 있어서의 소스 드라이버의 구성예의 블록도.
도 3은 본 실시예에 있어서의 게이트 드라이버의 구성예의 블록도.
도 4는 본 실시예에 있어서의 소스 드라이버의 주요부의 구성도.
도 5는 도 4의 소스 드라이버의 상세한 구성도.
도 6은 본 실시예에 있어서의 PS 데이터의 설명도.
도 7은 도 4의 구동 출력 회로의 구성예의 회로도.
도 8의 (a)∼도 8의 (d)는, 도 7의 각종 신호의 설명도.
도 9는 바이패스 스위치의 스위치 제어와 임피던스 변환 회로의 동작 정지 제어의 타이밍의 일례를 도시하는 도면.
도 10은 본 실시예에 있어서의 파셜 표시의 설명도.
도 11은 도 7의 구동 출력 회로의 동작 타이밍의 일례를 도시하는 도면.
도 12는 본 실시예에 있어서의 파셜 표시의 효과의 설명도.
도 13의 (a)∼도 13의 (d)는 본 실시예의 파셜 표시의 다른 예의 설명도.
도 14는 본 실시예에 있어서의 PS 데이터의 설정 방법을 실현하는 회로의 구성예의 블록도.
도 15는 도 14의 회로의 동작예의 흐름도.
도 16은 도 15의 동작을 설명하기 위한 흐름도.
도 17은 도 15의 동작을 설명하기 위한 흐름도.
도 18은 본 실시예에 있어서의 임피던스 변환 회로의 구성예의 블록도.
도 19는 도 18의 차동부 및 출력부의 출력의 스루레이트와 발진과의 관계의 설명도.
도 20은 부하 용량에 대한 발진 여유도의 변화예를 도시하는 설명도.
도 21은 부하 용량에 대한 발진 여유도의 변화의 다른 예를 도시하는 설명도.
도 22의 (a)∼도 22의 (c)는 저항 회로의 구성예를 도시하는 도면.
도 23은 도 18의 볼티지 폴로워 회로의 구성예를 도시하는 도면.
도 24는 도 23에 도시하는 볼티지 폴로워 회로의 동작 설명도.
도 25는 제1 전류 제어 회로의 구성예의 회로도.
도 26은 제2 전류 제어 회로의 구성예의 회로도.
도 27은 p형 차동 증폭 회로 및 제1 보조 회로의 노드의 전압 변화에 대한 시뮬레이션 결과를 도시하는 도면.
도 28은 n형 차동 증폭 회로 및 제2 보조 회로의 노드의 전압 변화에 대한 시뮬레이션 결과를 도시하는 도면.
도 29는 출력 노드의 전압 변화에 대한 시뮬레이션 결과를 도시하는 도면.
도 30은 연산 증폭 회로의 부하 미접속시의 위상 여유의 변화 및 게인의 변화에 대한 시뮬레이션 결과를 도시하는 도면.
도 31은 연산 증폭 회로의 부하 접속시의 위상 여유의 변화 및 게인의 변화에 대한 시뮬레이션 결과를 도시하는 도면.
도 32는 도 18의 볼티지 폴로워 회로의 다른 구성예의 회로도.
도 33은 제4 전류원의 동작시의 전류값을 삭감하는 구성예의 설명도.
도 34는 본 실시예에 있어서의 전자 기기의 구성예의 블록도.
<특허문헌 1> 일본 특허 공개·평11-184434호
본 발명은, 소스 드라이버, 이것을 이용한 전기 광학 장치, 전자 기기 및 구동 방법에 관한 것이다.
종래부터, 휴대 전화기 등의 전자 기기에 이용되는 액정 패널(전기 광학 장치)로서, 단순 매트릭스 방식의 액정 패널과, 박막 트랜지스터(Thin Film Transistor: 이하, TFT라고 한다) 등의 스위칭 소자를 이용한 액티브 매트릭스 방식의 액정 패널이 알려져 있다.
단순 매트릭스 방식은, 액티브 매트릭스 방식에 비하여 저소비 전력화가 용 이하다는 이점이 있는 반면, 다색화나 동화상 표시가 어렵다고 하는 불리점이 있다. 한편, 액티브 매트릭스 방식은, 다색화나 동화상 표시에 적합하다는 이점이 있는 반면, 저소비 전력화가 어렵다고 하는 불리점이 있다.
그리고, 최근, 휴대 전화기 등의 휴대형의 전자 기기에서는, 고품질인 화상의 제공를 위해, 다색화, 동화상 표시에의 요망이 강해지고 있다. 이 때문에, 지금까지 이용되어 온 단순 매트릭스 방식의 액정 패널 대신에, 액티브 매트릭스 방식의 액정 패널이 이용되게 되었다.
이러한 액티브 매트릭스 방식의 액정 패널을 구동하는 경우, 액정 패널의 소스선을 구동하는 소스 드라이버 중에, 출력 버퍼로서 기능하는 임피던스 변환 회로가 설치된다. 이 임피던스 변환 회로로서, 볼티지 폴로워 접속된 연산 증폭기(볼티지 폴로워 회로)가 채용된다. 이에 의해, 높은 구동 능력이 얻어지지만, 그 한편으로 연산 증폭기의 동작 전류에 의해 소비 전력이 증대한다. 이러한 액정 패널을 구동하는 경우, 특허문헌 1에 개시되어 있는 바와 같이, 액정 패널의 표시 가능 영역의 일부만을 표시 상태로 함과 함께, 다른 부분을 비표시 상태로 함으로써, 소비 전력을 저감시킬 수 있다.
복수의 소스선 및 복수의 게이트선을 포함하는 액티브 매트릭스 방식의 액정 패널의 표시 가능 영역의 일부를 표시 상태로 한 표시 영역, 다른 부분을 비표시 상태로 한 비표시 영역으로 설정하는 파셜 표시를 행하는 경우, 표시 영역 및 비표시 영역이 소스선이나 게이트선에 의해 구분된다. 그리고, 소스선을 구동하는 소 스 드라이버나 게이트선을 주사하는 게이트 드라이버가, 각각의 영역을 표시 상태 또는 비표시 상태로 설정한다.
소스 드라이버가 소스선에 의해 구분되는 파셜 표시를 행하는 경우, 표시 영역에 표시시키기 위한 표시 데이터와 함께 비표시 영역에 있어서 비표시 상태로 하기 위한 오프 표시 데이터도 취득한다. 그리고, 소스 드라이버는, 표시 데이터에 기초하여 표시 영역의 소스선을 구동하고, 오프 표시 데이터에 기초하여 비표시 영역의 소스선을 구동한다. 이에 의해, 선택되어 게이트선에 접속된 화소 전극에 소스선의 전압을 인가할 수 있어, 표시 상태 및 비표시 상태를 설정할 수 있다.
그러나, 게이트선에 의해 구분되는 파셜 표시를 행하는 경우, 게이트 드라이버는, 예를 들면 표시 영역의 게이트선에 선택 전압을 출력하고, 비표시 영역의 게이트선에 1회만 선택 전압을 출력한 후에 다음의 프레임 이후에서는 상기 선택 전압을 출력하지 않도록 제어할 필요가 있었다. 그리고, 게이트선에 의해 구분되는 표시 영역이나 비표시 영역에 상관없이, 소스 드라이버는, 매회 1주사 라인분의 소스선을 구동하고 있었다. 그 때문에, 소스 드라이버는, 게이트선에 의해 구분된다고는 하지만, 비표시 영역에 대해서도 소스선을 구동하게 되어, 쓸데없는 전력을 소비하고 있었다.
또한, 소스선을 구동하기 위한 임피던스 변환 회로의 연산 증폭기에는, 그의 출력을 귀환시키는 경로에 발진 방지용의 컨덴서가 삽입되어 발진 방지가 도모된다.
그런데, 연산 증폭기에 발진 방지용의 컨덴서를 설치하면, 회로 규모를 축소 시키는 것이 곤란하게 된다. 특히, 출력 버퍼로서 소스 드라이버에 적용하는 경우, 연산 증폭기가 예를 들면 720개분의 소스선마다 설치되게 되어, 칩 면적이 증대하여 코스트 업을 초래한다.
또한, 연산 증폭기는, 예를 들면 차동 증폭기와 출력 회로를 포함한다. 그리고, 차동 증폭기의 반응 속도(응답 속도)에 비하여, 출력 회로의 반응 속도가 매우 빠른 경우가 있다. 이 경우, 출력 회로는, 부하 용량이 증가하면 반응 속도가 느려진다. 그 결과, 차동 증폭기의 반응 속도와 출력 회로의 반응 속도가 근접하여, 발진하기 쉬워진다. 이것은, 액정 패널의 사이즈가 확대되면 연산 증폭기의 출력 부하도 증대하기 때문에, 발진에 대한 여유가 적어지는 것을 의미한다.
또한, 출력 부하에 맞추어 발진 방지용의 컨덴서의 용량값을 변화시킬 필요가 있어, 회로 내에 컨덴서를 형성하면, 컨덴서의 트리밍을 행하기 위해 스위치 소자 등이 새롭게 필요로 되고, 또한 컨덴서의 특성 자체도 악화시킨다.
이상과 같이, 저코스트화 및 액정 패널의 사이즈의 확대화를 고려하면, 볼티지 폴로워 회로는, 그의 출력에 부하가 미접속일 때의 위상 여유가 상기 출력에 부하가 접속되었을 때의 위상 여유보다 작은 것을 채용하는 것이 바람직하다. 이렇게 함으로써, 발진 방지용의 컨덴서를 불필요하게 할 수 있고, 또한 액정 패널의 사이즈가 확대되어 출력의 부하가 무거워지는 등 위상 여유가 커져, 발진을 억제할 수 있게 된다.
본 발명은 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 파셜 표시에 의한 저소비 전력화와 칩 면적의 축소화에 수반하는 저 코스트화를 실현하는 소스 드라이버, 전기 광학 장치, 전자 기기 및 구동 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해 본 발명은,
전기 광학 장치의 소스선을 구동하기 위한 소스 드라이버로서,
표시 데이터에 대응한 계조 전압에 기초하여 상기 소스선을 구동하는 임피던스 변환 회로와,
일단에 비표시 전압이 공급되고, 타단이 상기 임피던스 변환 회로의 출력에 접속된 제1 스위치 회로와,
상기 임피던스 변환 회로마다 또는 1 화소를 구성하는 복수의 도트수분의 임피던스 변환 회로마다 설치되고, 파워 세이브 데이터가 유지되는 파워 세이브 데이터 유지 회로와,
1 수평 주사 기간 단위로 변화하는 제1 마스크 제어 신호에 기초하여 상기 파워 세이브 데이터를 마스크하는 제1 마스크 회로를 포함하고,
상기 제1 마스크 회로의 출력에 기초하여 파워 세이브 제어를 행하는 경우에는, 상기 임피던스 변환 회로의 동작 전류를 정지 또는 제한하여 그의 출력을 하이 임피던스 상태로 설정함과 함께 상기 제1 스위치 회로를 도통 상태로 설정하고,
상기 제1 마스크 회로의 출력에 기초하여 파워 세이브 제어를 행하지 않는 경우에는, 상기 임피던스 변환 회로가 상기 계조 전압에 기초하여 그의 출력을 구동함과 함께 상기 제1 스위치 회로를 비도통 상태로 설정하는 소스 드라이버에 관 계한다.
본 발명에 따르면, 1 출력마다, 또는 1 화소를 구성하는 복수의 도트수분의 출력마다, 미세하게 임피던스 변환 동작을 정지시키는 임피던스 변환 회로를 지정할 수 있게 된다. 이 때문에, 미세하게 임피던스 변환 회로의 파워 세이브 제어를 지정할 수 있다. 또한, 게이트 드라이버에 대하여 불필요한 제어를 행하지 않고, 구동이 불필요한 영역의 주사시에 소스선을 구동시키지 않도록 제어할 수 있다. 그 때문에, 한층 더 저소비 전력화를 도모하는 것이 가능하게 된다.
또한, 제1 마스크 제어 신호에 기초하여 파워 세이브 데이터 유지 회로에 유지된 파워 세이브 데이터에 상관없이, 임피던스 변환 회로 및 제1 스위치 회로에 대하여, 파워 세이브 제어를 불필요하게 하거나, 파워 세이브 데이터에 따라서 파워 세이브 제어를 온 또는 오프할 수 있게 된다. 따라서, 섬세한 파셜 표시 제어에 의해, 쓸데없는 소비 전류를 유효하게 삭감할 수 있다.
또한 본 발명에 따른 소스 드라이버에서는,
상기 임피던스 변환 회로가,
그의 출력에 부하가 미접속일 때의 위상 여유가 상기 출력에 부하가 접속되었을 때의 위상 여유보다 작아도 된다.
일반적으로, 소스 드라이버의 전기적 특성이나 성능을 평가할 때, 테스트 대상의 일부의 임피던스 변환 회로에만 테스트용 부하를 부여하고, 테스트 비대상의 임피던스 변환 회로의 출력은 부하가 미접속 상태로 된다. 그 때문에, 본 발명에 따른 임피던스 변환 회로를 채용하는 경우, 테스트 비대상의 임피던스 변환 회로가 발진하기 쉬워져, 정밀도 되게 전기적 특성 등을 평가할 수 없게 되지만, 발진 방지용 컨덴서를 불필요하게 할 수 있다.
따라서, 임피던스 변환 회로마다, 혹은 1 화소를 구성하는 복수의 도트수분의 임피던스 변환 회로마다, 파워 세이브 데이터 유지 회로를 설치함으로써, 평가 대상의 임피던스 변환 회로만을 인에이블 상태로 설정할 수 있어, 테스트 비대상의 임피던스 변환 회로의 발진에 의한 영향을 받지 않게 할 수 있게 된다. 이 결과, 발진 방지용의 컨덴서를 불필요하게 하고, 또한 정밀도가 높은 평가가 가능한 임피던스 변환 회로를 포함하는 소스 드라이버를 제공할 수 있게 된다. 즉, 칩 면적의 축소화에 수반하는 저코스트화 뿐만 아니라 테스트에 소비되는 코스트의 저감도 실현할 수 있는 소스 드라이버를 제공할 수 있다.
또한, 본 발명에 따른 소스 드라이버에서는,
1 수평 주사 기간 단위로 변화하는 제2 마스크 제어 신호에 기초하여 상기 파워 세이브 데이터를 마스크하는 제2 마스크 회로를 포함하고,
상기 제1 마스크 회로가,
상기 제1 마스크 제어 신호에 기초하여 상기 제2 마스크 회로의 출력을 마스크할 수 있다.
본 발명에 따르면, 제2 마스크 제어 신호에 기초하여, 소스선에 의해 구분되는 비표시 영역을 주사할 때에 소스선의 구동을 정지할 수 있기 때문에, 한층 더 저소비 전력화를 도모할 수 있다.
또한, 본 발명에 따른 소스 드라이버에서는,
상기 임피던스 변환 회로의 입력 및 출력을 바이패스하기 위한 제2 스위치 회로를 포함하고,
1 수평 주사 기간 내에 변화하는 구동 기간 지정 신호에 의해 지정되는 1 수평 주사 기간 내의 제1 기간에서는, 상기 제1 마스크 회로의 출력에 기초하여 상기 제2 스위치 회로를 비도통 상태로 함과 함께 상기 임피던스 변환 회로가 상기 계조 전압에 기초하여 그의 출력을 구동하고,
상기 제1 기간 후의 제2 기간에서는, 상기 제2 스위치 회로를 도통 상태로 함과 함께 상기 임피던스 변환 회로의 동작 전류를 정지 또는 제한하여 그의 출력을 하이 임피던스 상태로 설정할 수 있다.
본 발명에 따르면, 소비 전류의 대부분을 차지하는 임피던스 변환 회로의 동작 전류를 최소한으로 억제할 수 있게 된다.
또한, 본 발명에 따른 소스 드라이버에서는,
상기 표시 데이터를 기억하기 위한 표시 데이터 메모리를 포함하고,
상기 표시 데이터 메모리로부터 판독된 상기 표시 데이터의 소정의 비트가,
상기 파워 세이브 데이터로서 상기 파워 세이브 데이터 유지 회로에 저장되어도 된다.
본 발명에 따르면, 표시 데이터와 마찬가지의 경로로 파워 세이브 데이터를 소스 드라이버에 설정할 수 있게 되기 때문에, 파워 세이브 데이터를 설정하기 위한 부가 회로를 최소한으로 억제할 수 있게 된다.
또한, 본 발명에 따른 소스 드라이버에서는,
상기 임피던스 변환 회로는,
상기 계조 전압이 입력 신호로서 공급되는 볼티지 폴로워 회로와,
상기 볼티지 폴로워의 출력에 직렬로 접속된 저항 회로를 포함하고,
상기 볼티지 폴로워 회로가,
상기 입력 신호 및 상기 볼티지 폴로워 회로의 출력 신호의 차분을 증폭하는 차동부와,
상기 차동부의 출력에 기초하여 상기 볼티지 폴로워 회로의 출력 신호를 출력하는 출력부를 포함하고,
상기 저항 회로를 통하여, 상기 소스선을 구동할 수 있다.
본 발명에 있어서는, 무한대의 입력 임피던스에 대하여 작은 임피던스로 변환하기 위해서 일반적으로 이용되는 볼티지 폴로워 회로의 출력에 저항 회로를 설치하고, 상기 저항 회로를 통하여 소스선을 구동하고 있다. 이렇게 함으로써, 출력부의 스루레이트(반응 속도)를, 저항 회로의 저항값과 소스선의 부하 용량으로 조정할 수 있게 된다. 따라서, 차동부의 출력의 스루레이트와 상기 차동부에 그의 출력을 귀환시키는 출력부의 출력의 스루레이트와의 관계에서 정해지는 발진을 방지하기 위해 임피던스 변환 회로에 설치되는 위상 보상용 컨덴서를 불필요하게 할 수 있다.
또한, 본 발명에 따른 소스 드라이버에서는,
상기 차동부의 출력의 스루레이트가,
상기 출력부의 출력의 스루레이트와 동일하거나 또는 상기 출력부의 출력의 스루레이트보다 커도 된다.
본 발명에서는, 부하 미접속시에는 임피던스 변환 회로의 위상 여유가 작고, 부하 접속시에는 출력부의 출력의 스루레이트가 작아져 임피던스 변환 회로의 위상 여유가 커진다. 따라서, 부하 미접속시에 있어서 위상 여유를 고려함으로써, 부하 접속시에 있어서의 발진을 확실하게 방지할 수 있게 된다.
또한, 본 발명은,
복수의 소스선과,
복수의 게이트선과,
각 스위칭 소자가 상기 복수의 게이트선의 1개 및 상기 복수의 소스선의 1개에 접속되는 복수의 스위칭 소자와,
상기 복수의 게이트선을 주사하는 게이트 드라이버와,
상기 복수의 소스선을 구동하는 상기한 어느 것인가에 기재된 소스 드라이버를 포함하는 전기 광학 장치에 관계한다.
본 발명에 따르면, 파셜 표시에 의한 저소비 전력화와 저코스트화를 실현하는 전기 광학 장치를 제공할 수 있다.
또한, 본 발명은,
상기에 기재된 전기 광학 장치를 포함하는 전자 기기에 관계한다.
본 발명에 따르면, 파셜 표시에 의한 저소비 전력화와 저코스트화를 실현하는 전기 광학 장치를 포함하는 전자 기기를 제공할 수 있다.
또한, 본 발명은,
전기 광학 장치의 소스선을 구동하기 위한 구동 방법으로서,
표시 데이터에 대응한 계조 전압에 기초하여 상기 소스선을 구동하는 임피던스 변환 회로마다 또는 1 화소를 구성하는 복수의 도트수분의 임피던스 변환 회로마다 파워 세이브 데이터를 유지하고,
1 수평 주사 기간 단위로 변화하는 제1 마스크 제어 신호에 기초하여 상기 파워 세이브 데이터를 마스크한 결과에 기초하여, 상기 임피던스 변환 회로의 동작 전류를 정지 또는 제한하여 그의 출력을 하이 임피던스 상태로 설정함과 함께 상기 임피던스 회로의 출력에 비표시 전압을 공급하거나, 혹은 상기 임피던스 변환 회로가 상기 계조 전압에 기초하여 그의 출력을 구동하는 구동 방법에 관계한다.
또한, 본 발명에 따른 구동 방법에서는,
1 수평 주사 기간 단위로 변화하는 제2 마스크 제어 신호에 기초하여 상기 파워 세이브 데이터를 마스크한 결과를, 상기 제1 마스크 제어 신호에 기초하여 마스크하고,
상기 제1 마스크 제어 신호에 기초한 마스크 결과에 기초하여, 상기 임피던스 변환 회로의 동작 전류를 정지 또는 제한하여 그의 출력을 하이 임피던스 상태로 설정함과 함께 상기 임피던스 회로의 출력에 비표시 전압을 공급하거나, 혹은 상기 임피던스 변환 회로가 상기 계조 전압에 기초하여 그의 출력을 구동할 수 있다.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시예에 대하여 도면을 이용하여 상세하게 설명한다. 또 한, 이하에 설명하는 실시예는, 특허 청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또, 이하에서 설명되는 구성 전체가 본 발명의 필수 구성 요건이라고는 할 수 없다.
1. 전기 광학 장치
도 1에, 본 실시예의 소스 드라이버를 적용한 전기 광학 장치를 포함하는 표시 장치의 블록도의 예를 도시한다. 도 1에서는, 전기 광학 장치로서 액정 패널이 채용된다. 도 1에서는, 이 액정 패널을 포함하는 표시 장치를 액정 장치라고 한다.
액정 장치(광의로는 표시 장치)(510)는, 액정 패널(광의로는 전기 광학 장치)(512), 소스 드라이버(소스선 구동 회로)(520), 게이트 드라이버(게이트선 구동 회로)(530), 컨트롤러(540), 전원 회로(542)를 포함한다. 또한, 액정 장치(510)에 이들의 전체의 회로 블록을 포함시킬 필요는 없고, 그의 일부의 회로 블록을 생략하는 구성으로 해도 된다.
여기서 액정 패널(512)은, 복수의 게이트선(광의로는 주사선)과, 복수의 소스선(광의로는 데이터선)과, 게이트선 및 소스선에 의해 특정되는 화소 전극을 포함한다. 이 경우, 소스선에 박막 트랜지스터 TFT(Thin Film Transistor, 광의로는 스위칭 소자)를 접속하고, 이 TFT에 화소 전극을 접속함으로써, 액티브 매트릭스형의 액정 장치를 구성할 수 있다.
보다 구체적으로는, 액정 패널(512)은 액티브 매트릭스 기판(예를 들면 유리 기판)에 형성된다. 이 액티브 매트릭스 기판에는, 도 1의 Y 방향으로 복수 배열되 고 각각 X 방향으로 신장하는 게이트선(G1∼GM)(M은 2 이상의 자연수)과, X 방향으로 복수 배열되고 각각 Y 방향으로 신장하는 소스선(S1∼SN)(N은 2 이상의 자연수)이 배치되어 있다. 또한, 게이트선(GK)(1≤K≤M, K는 자연수)과 소스선(SL)(1≤L≤N, L은 자연수)과의 교차점에 대응하는 위치에, 박막 트랜지스터(TFTKL)(광의로는 스위칭 소자)가 설치되어 있다.
TFTKL의 게이트 전극은 게이트선(GK)에 접속되고, TFTKL의 소스 전극은 소스선(SL)에 접속되고, TFTKL의 드레인 전극은 화소 전극(PEKL)에 접속되어 있다. 이 화소 전극(PEKL)과, 화소 전극(PEKL)과 액정 소자(광의로는 전기 광학 물질)를 사이에 두고 대향하는 대향 전극(VCOM)(커먼 전극) 사이에는, 액정 용량(CLKL)(액정 소자) 및 보조 용량(CSKL)이 형성되어 있다. 그리고, TFTKL, 화소 전극(PEKL) 등이 형성되는 액티브 매트릭스 기판과, 대향 전극(VCOM)이 형성되는 대향 기판 사이에 액정이 봉입되고, 화소 전극(PEKL)과 대향 전극(VCOM) 사이의 인가 전압에 따라서 화소의 투과율이 변화하게 되어 있다.
또한, 대향 전극(VCOM)에 부여되는 전압은, 전원 회로(542)에 의해 생성된다. 또한, 대향 전극(VCOM)을 대향 기판 상에 일면에 형성하지 않고, 각 게이트선에 대응하도록 띠형상으로 형성해도 된다.
소스 드라이버(520)는, 표시 데이터(화상 데이터)에 기초하여 액정 패널 (512)의 소스선(S1∼SN)을 구동한다. 한편, 게이트 드라이버(530)는, 액정 패널(512)의 게이트선(G1∼GM)을 순차적으로 주사한다.
컨트롤러(540)는, 도시하지 않은 중앙 연산 처리 장치(Central Processing Unit:CPU) 등의 호스트에 의해 설정된 내용에 따라서, 소스 드라이버(520), 게이트 드라이버(530) 및 전원 회로(542)를 제어할 수 있다.
보다 구체적으로는, 컨트롤러(540) 또는 호스트는, 소스 드라이버(520)에 대해서는, 예를 들면 소스 드라이버(520) 및 게이트 드라이버(530)의 동작 모드의 설정이나 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 행하고, 전원 회로(542)에 대해서는, 대향 전극(VCOM)의 전압의 극성 반전 타이밍의 제어를 행한다. 소스 드라이버(520)는, 컨트롤러(540) 또는 호스트에 의해서 설정된 내용에 대응한 게이트 드라이버 제어 신호를 게이트 드라이버(530)에 공급하고, 게이트 드라이버(530)는, 이 게이트 드라이버 제어 신호에 기초하여 제어된다. 또한, 소스 드라이버(520)에는, 대향 전극(VCOM)의 전압의 극성 반전 타이밍이 통지된다. 소스 드라이버(520)는, 이 극성 반전 타이밍에 동기하여 후술하는 극성 반전 신호(POL)를 생성한다.
전원 회로(542)는, 외부로부터 공급되는 기준 전압에 기초하여, 액정 패널(512)의 구동에 필요한 각종 전압이나, 대향 전극(VCOM)의 전압을 생성한다.
또한, 도 1에서는, 액정 장치(510)가 컨트롤러(540)를 포함하는 구성으로 되어 있지만, 컨트롤러(540)를 액정 장치(510)의 외부에 설치해도 된다. 혹은, 컨트 롤러(540)와 함께 호스트를 액정 장치(510)에 포함시키도록 해도 된다. 또한, 소스 드라이버(520), 게이트 드라이버(530), 컨트롤러(540), 전원 회로(542)의 일부 또는 전부를 액정 패널(512) 상에 형성해도 된다.
1.1 소스 드라이버
도 2에, 도 1의 소스 드라이버(520)의 구성예를 도시한다.
소스 드라이버(520)는, 표시 데이터 메모리로서 표시 데이터 RAM(Random Access Memory)(600)을 포함한다. 이 표시 데이터 RAM(600)에는, 정지 화상 또는 동화상의 표시 데이터가 저장된다. 표시 데이터 RAM(600)는, 적어도 1프레임분의 표시 데이터를 기억할 수 있다. 예를 들면, 호스트가, 정지 화상의 표시 데이터를 직접 소스 드라이버(520)에 전송한다. 또한, 예를 들면 컨트롤러(540)가, 동화상의 표시 데이터를 소스 드라이버(520)에 전송한다.
소스 드라이버(520)는, 호스트와의 사이의 인터페이스를 행하기 위한 시스템 인터페이스 회로(620)를 포함한다. 시스템 인터페이스 회로(620)가, 호스트와의 사이에서 송수신되는 신호의 인터페이스 처리를 행함으로써, 호스트는, 시스템 인터페이스 회로(620)를 통하여, 제어 커맨드 또는 정지 화상의 표시 데이터를 소스 드라이버(520)에 설정하거나, 소스 드라이버(520)의 스테이터스 리드나 표시 데이터 RAM(600)의 판독을 행할 수 있게 되어 있다.
소스 드라이버(520)는, 컨트롤러(540)와의 사이의 인터페이스를 행하기 위한 RGB 인터페이스 회로(622)를 포함한다. RGB 인터페이스 회로(622)가 컨트롤러(540)과의 사이에서 송수신되는 신호의 인터페이스 처리를 행함으로써, 컨트롤러 (540)는, RGB 인터페이스 회로(622)를 통하여, 동화상의 표시 데이터를 소스 드라이버(520)에 설정할 수 있게 되어 있다.
시스템 인터페이스 회로(620) 및 RGB 인터페이스 회로(622)는, 제어 로직(624)에 접속된다. 제어 로직(624)은, 소스 드라이버(520) 전체의 제어를 담당하는 회로 블록이다. 제어 로직(624)은, 시스템 인터페이스 회로(620) 또는 RGB 인터페이스 회로(622)를 통하여 입력된 표시 데이터를 표시 데이터 RAM(600)에 기입하는 제어를 행한다.
또한, 제어 로직(624)은, 시스템 인터페이스 회로(620)를 통하여 호스트로부터 입력된 제어 커맨드를 디코드하고, 그 디코드 결과에 대응한 제어 신호를 출력하여 소스 드라이버(520)의 각 부를 제어한다. 제어 커맨드가 예를 들면 표시 데이터 RAM(600)로부터의 판독을 지시하는 경우, 표시 데이터 RAM(600)으로부터의 판독 제어를 행하여 판독한 표시 데이터를, 시스템 인터페이스 회로(620)를 통하여 호스트에 출력하는 처리를 행한다. 또한, 제어 로직(624)은, 제어 커맨드에 의해, 후술하는 파워 세이브(Power Save: 이하, PS라고 한다) 데이터의 설정을 행하기 위한 제어도 행한다.
소스 드라이버(520)는, 표시 타이밍 발생 회로(640), 발진 회로(642)를 포함한다. 표시 타이밍 발생 회로(640)는, 발진 회로(642)가 발생한 표시용 클럭으로부터, 표시 데이터 래치 회로(608), 라인 어드레스 회로(610), 구동 회로(650), 게이트 드라이버 제어 회로(630)에의 타이밍 신호를 생성한다.
게이트 드라이버 제어 회로(630)는, 시스템 인터페이스 회로(620)를 통하여 입력된 호스트로부터의 제어 커맨드에 대응하여, 게이트 드라이버(530)를 구동하기 위한 게이트 드라이버 제어 신호(1 수평 주사 기간 주기의 클럭 신호 (CPV), 1수직 주사 기간의 개시를 나타내는 스타트 펄스 신호 STV, 리세트 신호 등)을 출력한다.
표시 데이터 RAM(600)에 기억되는 표시 데이터의 기억 영역은, 로우 어드레스 및 컬럼 어드레스에 의해서 특정된다. 로우 어드레스는, 로우 어드레스 회로(602)에 의해서 지정된다. 컬럼 어드레스는, 컬럼 어드레스 회로(604)에 의해서 지정된다. 시스템 인터페이스 회로(620) 또는 RGB 인터페이스 회로(622)를 통하여 입력된 표시 데이터는, I/O 버퍼 회로(606)에서 버퍼링된 후에, 로우 어드레스 및 컬럼 어드레스에 의해서 특정되는 표시 데이터 RAM(600)의 기억 영역에 기입된다. 또한, 로우 어드레스 및 컬럼 어드레스에 의해서 특정되는 표시 데이터 RAM(600)의 기억 영역으로부터 판독된 표시 데이터는, I/O 버퍼 회로(606)에서 버퍼링된 후에 시스템 인터페이스 회로(620)를 통하여 출력된다.
라인 어드레스 회로(610)는, 게이트 드라이버 제어 회로(630)의 1 수평 주사 기간 주기의 클럭 신호 CPV에 동기하여, 구동 회로(650)로 출력할 표시 데이터를 표시 데이터 RAM(600)로부터 판독하기 위한 라인 어드레스를 지정한다. 표시 데이터 RAM(600)로부터 판독된 표시 데이터는, 표시 데이터 래치 회로(608)에 래치된 후에, 구동 회로(650)로 출력된다.
구동 회로(650)는, 소스선에의 출력마다 설치된 복수의 구동 출력 회로를 포함한다. 각 구동 출력 회로는 임피던스 변환 회로를 포함한다. 임피던스 변환 회로는, 볼티지 폴로워 회로를 포함하며, 표시 데이터 래치 회로(608)로부터의 표시 데이터에 대응한 계조 전압에 기초하여 소스선을 구동한다. 볼티지 폴로워 회로는, 그의 출력에 부하가 미접속일 때의 위상 여유(Phase Margin)가 상기 출력에 부하가 접속되었을 때의 위상 여유보다 작다.
소스 드라이버(520)는, 내부 전원 회로(660)를 포함한다. 내부 전원 회로(660)는, 전원 회로(542)로부터 공급된 전원 전압을 이용하여, 액정 표시에 필요한 전압을 발생한다. 내부 전원 회로(660)는, 기준 전압 발생 회로(662)를 포함한다. 기준 전압 발생 회로(662)는, 고전위측 전원 전압(시스템 전원 전압)(VDD) 및 저전위측 전원 전압(시스템 접지 전원 전압)(VSS)을 분압한 복수의 계조 전압을 발생한다. 예를 들면, 1도트당의 표시 데이터가 6비트인 경우, 기준 전압 발생 회로(662)는 64(=26) 종류의 계조 전압을 발생한다. 각 계조 전압은 표시 데이터에 대응된다. 그리고, 구동 회로(650)는, 표시 데이터 래치 회로(608)로부터의 디지털의 표시 데이터에 기초하여, 기준 전압 발생 회로(662)가 발생한 복수의 계조 전압 중 어느 하나를 선택하여, 디지털의 표시 데이터에 대응하는 아날로그의 계조 전압을 구동 출력 회로에 출력한다. 그리고, 구동 출력 회로의 임피던스 변환 회로가, 이 계조 전압을 버퍼링하여 소스선에 출력하여, 소스선을 구동한다. 구체적으로는, 구동 회로(650)는, 소스선마다 설치된 임피던스 변환 회로를 포함하고, 각 임피던스 변환 회로의 볼티지 폴로워 회로가 계조 전압을 임피던스 변환하여, 각 소스선에 출력한다.
1.2 게이트 드라이버
도 3에, 도 1의 게이트 드라이버(530)의 구성예를 도시한다.
게이트 드라이버(530)는, 시프트 레지스터(532), 레벨 시프터(534), 출력 버퍼(536)를 포함한다.
시프트 레지스터(532)는, 각 게이트선에 대응하여 설치되고, 순차적으로 접속된 복수의 플립플롭을 포함한다. 이 시프트 레지스터(532)는, 게이트 드라이버 제어 회로(630)로부터의 클럭 신호 CPV에 동기하여 스타트 펄스 신호 STV를 플립플롭에 유지하면, 순차적으로 클럭 신호 CPV에 동기하여 인접하는 플립플롭에 스타트 펄스 신호 STV를 시프트한다. 여기서 입력되는 스타트 펄스 신호 STV는, 게이트 드라이버 제어 회로(630)로부터의 수직 동기 신호이다.
레벨 시프터(534)는, 시프트 레지스터(532)로부터의 전압의 레벨을, 액정 패널(512)의 액정 소자와 TFT의 트랜지스터 능력에 따른 전압의 레벨로 시프트한다. 이 전압 레벨로서는, 예를 들면 20V∼50V의 높은 전압 레벨이 필요하게 된다.
출력 버퍼(536)는, 레벨 시프터(534)에 의해서 시프트된 주사 전압을 버퍼링하여 게이트선에 출력하여, 게이트선을 구동한다.
2. 본 실시예의 소스 드라이버
도 4에, 본 실시예에 있어서의 소스 드라이버의 주요부의 구성도를 도시한다. 도 4에서는, 도 2의 구동 회로(650)의 구성예를 나타내고 있다. 또한, 1도트당의 표시 데이터가 6비트이고, 기준 전압 발생 회로(662)가 계조 전압 V0∼V63를 발생시키는 것으로 한다.
구동 회로(650)는, 소스선에의 출력마다 설치된 구동 출력 회로(OUT1∼OUTN)를 포함한다. 각 구동 출력 회로는 임피던스 변환 회로를 포함한다. 임피던스 변환 회로는 볼티지 폴로워 회로를 포함한다. 볼티지 폴로워 회로는, 그의 입력에 공급된 계조 전압에 기초하여 임피던스 변환 동작을 행하여, 그의 출력에 접속되는 소스선을 구동한다. 이 볼티지 폴로워 회로는 차동부와 출력부를 포함한다. 차동부는, 금속 산화막 반도체(Meta1 0xide Semiconductor: 이하 MOS라고 한다) 트랜지스터에 의해 구성된 차동 증폭 회로를 포함한다. 차동 증폭 회로의 동작 전류를 흐르게 함으로서, 임피던스 변환 동작을 행할 수 있고, 상기 동작 전류를 정지 또는 제한함으로써 임피던스 변환 동작을 정지시킬 수 있게 되어 있다.
구동 회로(650)는, 제1∼제N 디코더(DEC1∼DECN)를 포함한다. 제1∼제N 디코더(DEC1∼DECN)의 각각은, 구동 출력 회로(임피던스 변환 회로, 볼티지 폴로워 회로)에 대응하여 설치되어 있다. 각 디코더에는, 표시 데이터 RAM(600)(더욱 상세하게는 표시 데이터 래치 회로(608))로부터의 표시 데이터(D0∼D5)(그 반전 데이터(XD0∼XD5)를 포함함)가 입력된다. 또한 각 디코더에는, 기준 전압 발생 회로(662)로부터의 계조 전압 신호선(GVL0∼GVL63)이 접속된다. 그리고, 각 디코더는, 표시 데이터(D0∼D5, XD0∼XD5)에 대응한 계조 전압 신호선을 선택하고, 상기 신호선과 구동 출력 회로의 입력을 전기적으로 접속한다. 이렇게 함으로써, 각 임피던스 변환 회로(각 볼티지 폴로워 회로)의 입력에, 임피던스 변환 회로(볼티지 폴로워 회로)에 대응하여 설치된 디코더에 의해서 선택된 계조 전압을 공급할 수 있다.
도 5에, 도 4의 소스 드라이버의 상세한 구성도를 도시한다. 단, 도 5에 있어서 도 4와 동일 부분에는 동일 부호를 붙이고 적절하게 설명을 생략한다. 도 5에서는, 도 4의 기준 전압 발생 회로(662) 및 제1∼제N 디코더(DECl∼DECN)의 구성예를 도시하고 있다.
도 5에 도시한 바와 같이, 기준 전압 발생 회로(662)는, 감마 보정 저항을 포함한다. 감마 보정 저항은, 고전위측 전원 전압(VDD)과 저전위측 전원 전압(VSS) 사이의 전압을 저항 분할한 분할 전압(Vi)(0≤i≤63, i는 정수)을 계조 전압(Vi)으로서 저항 분할 노드(RDNi)에 출력한다. 계조 전압 신호선(GVLi)에는 계조 전압(Vi)이 공급된다.
도 4 및 도 5에 있어서, 각 구동 출력 회로는, 임피던스 변환 회로 외에, PS 데이터 유지 회로를 포함한다. 즉, 소스 드라이버(520)는, 각 임피던스 변환 회로가 표시 데이터에 대응하여 공급되는 계조 전압에 기초하여 복수의 소스선(S1∼SN)을 구동하는 복수의 임피던스 변환 회로(IPC1∼IPCN)와, 복수의 임피던스 변환 회로(IPC1∼IPCN)의 각각에 설치되고 각 PS 데이터 유지 회로에 PS 데이터가 유지되는 복수의 PS 데이터 유지 회로(PS1reg∼PSNreg)를 포함한다.
또, 도 4 및 도 5에서는, PS 데이터 유지 회로가 임피던스 변환 회로(볼티지 폴로워 회로)마다 설치되어 있지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들면 PS 데이터 유지 회로가, 1 화소를 구성하는 복수의 도트수분의 임피던스 변환 회로(볼티지 폴로워 회로)마다 설치되어도 된다. 이 경우, 1 화소가 RGB의 3도트로 구성되는 경우, 1 화소의 R 성분용, G 성분용 및 B 성분용의 임피던스 변환 회로(볼티지 폴로워 회로)마다, 1개의 PS 데이터 유지 회로가 설치된다.
여기서, PS 데이터 유지 회로는 PS 데이터를 유지한다. 이 PS 데이터는, 임피던스 변환 회로(볼티지 폴로워 회로)의 임피던스 변환 동작을 인에이블(enable) 상태 또는 디스에이블(disable) 상태로 하기 위한 데이터이다.
도 6에, PS 데이터의 설명도를 도시한다.
여기서는, 소스 드라이버(520)의 N개의 출력을 모식적으로 나타내고 있다.
임피던스 변환 동작이 인에이블 상태로 설정된 임피던스 변환 회로는, 계조 전압에 기초하여 소스선을 구동한다. 임피던스 변환 동작이 디스에이블 상태로 설정된 임피던스 변환 회로는, 예를 들면 동작 전류를 정지 또는 제한하여 임피던스 변환 동작을 정지하고, 그의 출력을 하이 임피던스 상태로 설정한다.
따라서, 도 6에 도시하는 바와 같이 소스 드라이버(520)의 N개의 출력 중 예를 들면 중앙 부분만을 인에이블 상태로 하고, 양단 부분을 디스에이블 상태로 하는 경우, 인에이블 상태로 하는 임피던스 변환 회로에 대응하여 설치된 PS 데이터 유지 회로에 유지되는 PS 데이터를 예를 들면 「1」로 하고, 디스에이블 상태로 하는 임피던스 변환 회로에 대응하여 설치된 PS 데이터 유지 회로에 유지되는 PS 데이터를 예를 들면 「0」으로 한다. 각 임피던스 변환 회로의 볼티지 폴로워 회로는, 상기 임피던스 변환 회로에 대응하여 설치된 PS 데이터 유지 회로에 유지된 PS 데이터에 기초하여, 임피던스 변환 동작의 정지 제어가 행해진다. 즉, PS 데이터 가 「1」로 설정된 PS 데이터 유지 회로에 대응한 임피던스 변환 회로에서는, 파워 세이브 제어가 해제되고, PS 데이터가 「0」으로 설정된 PS 데이터 유지 회로에 대응한 임피던스 변환 회로에서는, 파워 세이브 제어가 행해지는 것을 의미한다.
이렇게 함으로써, 1 출력마다 또는 1 화소를 구성하는 도트수분의 출력마다, 미세하게 임피던스 변환 동작을 정지시키는 임피던스 변환 회로를 지정할 수 있어, 미세한 파워 세이브 제어를 실현할 수 있다.
예를 들면, 본 실시예에 따르면, 소스선에 의해 표시 영역 및 비표시 영역이 구분되는 파셜 표시를 행하는 경우, 소스선 단위로 표시 영역을 정할 수 있다. 그 때문에, 예를 들면 8화소를 1블록으로 하는 블록 단위의 파워 세이브 제어를 행하는 경우에 비하여, 불필요한 소스선의 구동을 억제하여, 전력 소비를 저감시킬 수 있게 된다.
또한, 본 실시예에서는, 볼티지 폴로워 회로가, 그의 출력에 부하가 미접속일 때의 위상 여유가 상기 출력에 부하가 접속되었을 때의 위상 여유보다 작다. 그 때문에, 그의 출력을 귀환시키는 경로에 발진 방지용의 컨덴서를 불필요하게 할 수 있고, 또한 출력의 반응 속도를 고속화할 수 있는 반면, 출력에 부하가 미접속일 때에 가장 발진하기 쉬워진다. 따라서, 복수의 임피던스 변환 회로 중 일부에 테스트용 부하를 접속하여 테스트하는 경우, 테스트 비대상의 임피던스 변환 회로의 볼티지 폴로워 회로가 부하 미접속 상태로 되어, 테스트 비대상의 임피던스 변환 회로의 볼티지 폴로워 회로가 발진할 가능성이 높다. 상기 볼티지 폴로워 회로가 발진한 경우에는, 전원을 공통으로 하는 테스트 대상의 임피던스 변환 회로의 정확한 소비 전류 등을 평가할 수 없게 된다.
그래서, 도 4 및 도 5에 도시하는 바와 같이, 1 출력마다 또는 1 화소를 구성하는 복수의 도트수분의 출력마다, 미세하게 임피던스 변환 동작을 정지시키는 임피던스 변환 회로(볼티지 폴로워 회로)를 지정할 수 있게 한다. 이에 의해, 테스트 대상의 임피던스 변환 회로만을 인에이블 상태로 설정할 수 있어, 테스트 비대상의 임피던스 변환 회로의 발진에 의한 영향을 받지 않게 할 수 있게 된다. 이 결과, 발진 방지용의 컨덴서를 불필요하게 하고, 또한 정밀도가 높은 평가가 가능한 임피던스 변환 회로를 포함하는 소스 드라이버를 제공할 수 있게 된다. 즉, 칩 면적의 축소화에 수반하는 저코스트화 뿐만 아니라 테스트에 소비되는 코스트의 저감도 실현할 수 있는 소스 드라이버를 제공할 수 있다.
이러한 PS 데이터는, 예를 들면 초기화 처리에 있어서 설정되는 것이 바람직하다. 또한, 실제로 액정 패널을 구동하고 있는 동안에 PS 데이터를 변경하는 경우에는, 소위 비표시 기간으로 변경되는 것이 바람직하다.
또한 본 실시예에서는, 제1∼제N PS 데이터 유지 회로(PS1reg∼PSNreg)에 설정하는 PS 데이터가, 일단 표시 데이터 RAM(600)에 설정된다. 그 후, 제어 로직(624) 또는 구동 회로(650)가, 표시 데이터 RAM(600)으로부터 판독하여 제1∼제N PS 데이터 유지 회로(PSlreg∼PSNreg)에 설정하는 제어를 행한다.
도 4에 도시하는 바와 같이, 표시 데이터 RAM(600)에서는, 액정 패널(512)의 수평 주사 라인의 표시 데이터가, 동일한 로우 어드레스에서 지정되는 기억 영역에 저장된다. 그리고, 이 경우, 표시 데이터 RAM(600)의 소정의 기억 영역은, 표시 데이터와 PS 데이터의 기억 영역으로서 공용되게 된다. 소스 드라이버(520)의 출력이 240×3(1 화소분의 도트수)이고, 표시 가능한 최대 화면 사이즈의 라인수가 340 라인인 것으로 하면, 표시 데이터 RAM(600)의 최종 라인인 340라인째의 표시 데이터의 기억 영역이 PS 데이터의 기억 영역과 공용된다. 1개의 볼티지 폴로워 회로에 필요한 PS 데이터가 1비트이고, 1도트당의 표시 데이터의 비트수가 6(D0∼D5)이라고 하면, 340라인째의 각 표시 데이터의 최상위 비트인 데이터(D5)의 기억 영역에, PS 데이터가 유지된다.
이 때, 복수의 임피던스 변환 회로(IPC1∼IPCN) 중에서 지정된 2개의 임피던스 변환 회로에 의해서 특정되는 임피던스 변환 회로군의 임피던스 변환 동작을 인에이블 상태로 설정하기 위한 PS 데이터를 생성하고, 상기 PS 데이터를 표시 데이터 RAM(600)의 상기한 기억 영역에 설정한다.
예를 들면, 도 6에 있어서, 임피던스 변환 회로(IPC3, IPC121)를 지정한 경우, 임피던스 변환 회로(IPC4∼IPC121)를 인에이블 상태로 설정하기 위한 PS 데이터가 생성된다. 본 실시예에서는, 또한 임피던스 변환 회로(IPC1∼IPC3, IPC122∼IPCN)를 디스에이블 상태로 설정하기 위한 PS 데이터가 생성되어, 표시 데이터 RAM(600)의 상기한 기억 영역에 설정된다.
2.1 구동 출력 회로
본 실시예에 있어서의 소스 드라이버(520)는, 각 소스선을 이하의 구동 출력 회로에서 구동함으로써, 표시 영역 및 비표시 영역이 소스선에 의해 구분되는 파셜 표시뿐만 아니라, 표시 영역 및 비표시 영역이 게이트선에 의해 구분되는 파셜 표시를 행할 수 있다. 이하에서는, 표시 영역 및 비표시 영역이 소스선에 의해 구분되는 파셜 표시를 「가로 파셜 표시」라고 부르고, 표시 영역 및 비표시 영역이 게이트선에 의해 구분되는 파셜 표시를 「세로 파셜 표시」라고 부른다. 가로 파셜 표시는 1 수평 주사 기간 단위의 파셜 표시 제어이고, 세로 파셜 표시는 1 수평 주사 기간 내의 파셜 표시 제어이다.
도 7에, 도 4의 구동 출력 회로(OUT1)의 구성예의 회로도를 도시한다. 또한, 구동 출력 회로(OUT1)는, 도 7에 도시하는 모든 회로를 포함할 필요는 없고, 도 7에 도시하는 회로의 일부가 구동 출력 회로(OUT1) 이외의 다른 회로 블록에 있어도 된다. 도 7에서는, 구동 출력 회로(OUT1)의 구성예를 도시하지만, 다른 구동 출력 회로(OUT2∼OUTN)도 마찬가지이다.
도 8의 (a)∼도 8의 (d)는, 도 7에 있어서 입력되는 각종 신호의 설명도를 나타내는 것이다.
도 7에 있어서, 구동 출력 회로(OUT1)의 임피던스 변환 회로(IPC1)에는, 표시 데이터에 대응한 계조 전압이 입력 전압(Vin1)으로서 공급된다. 그리고, 임피던스 변환 회로(IPC1)는, 입력 전압(Vin1)에 기초하여 소스선(S1)을 구동할 수 있다. 이 임피던스 변환 회로(IPC1)는 볼티지 폴로워 회로이다.
PS 데이터 유지 회로(PS1reg)는 D 플립플롭에 의해 실현된다. PS 데이터 유지 회로(PS1reg)에는, 입력 전압(계조 전압)(Vin1)을 선택하기 위한 표시 데이터(D0∼D5) 중 최상위 비트(D5)가 PS 데이터(PSD)로서 입력된다. PS 데이터 유지 회로(PS1reg)는, 클럭 신호(PCLK)의 상승으로 PS 데이터(PSD)를 취득한다. PS 데이터(PSD)는, 도 8의 (a)에 도시하는 바와 같이 H 레벨일 때 PS 오프(해제), L 레벨일 때 PS 온을 지정한다.
임피던스 변환 회로(IPC1)의 출력에는, 파셜 스위치(제1 스위치 회로)(PSW1)의 일단이 접속된다. 파셜 스위치(PSW1)의 타단에는, 극성 반전 신호(POL)의 반전 신호가 입력되는 인버터(INV1)의 출력이 접속된다. 인버터(INV1)는, 극성 반전 신호(POL)의 반전 신호에 기초하여 시스템 전원 전압(VDD) 또는 시스템 접지 전원 전압(VSS)을 비표시 전압으로서 출력한다. 시스템 전원 전압(VDD) 또는 시스템 접지 전원 전압(VSS)은, 극성 반전이 행해지는 대향 전극(VCOM)의 정극성용 또는 부극성용의 전압과 동일하다. 따라서, 파셜 스위치(PSW1)가 도통 상태일 때, 대향 전극(VCOM)의 전압과 동일한 전압을 소스선(S1)에 공급할 수 있다.
또한, 임피던스 변환 회로(IPC1)의 동작 전류가, 파워 세이브 제어 신호(opc1)에 기초하여 정지 또는 제한된다. 임피던스 변환 회로(IPC1)의 동작 전류가 정지 또는 제한되었을 때, 그의 출력이 하이 임피던스 상태로 설정된다. 이 파워 세이브 제어 신호(opc1) 및 파셜 스위치(PSW1)의 제어 신호(psc1)는, PS 데이터 유지 회로(PS1reg)에 취입된 PS 데이터(PSD)와 세로 파셜 제어 신호 PTV(광의로는 제1 마스크 제어 신호)에 기초하여 생성할 수 있다. 세로 파셜 제어 신호 PTV는, 1 수평 주사 기간 단위로 변화하는 신호이다. 즉, 세로 파셜 제어 신호 PTV는, 1 수평 주사 기간의 개시 타이밍에 동기하여 변화한다. 도 8의 (b)에 도시하는 바와 같이, 세로 파셜 표시 기간일 때, 세로 파셜 제어 신호 PTV가 H 레벨로 된다.
제어 신호(psc1)는, 제1 마스크 회로(MASK1)에 있어서, PS 데이터 유지 회로(PS1reg)에 유지된 PS 데이터를, 세로 파셜 제어 신호 PTV에 기초하여 마스크함으로써 생성된다.
그리고, 이 제어 신호(psc1)에 기초하여, 임피던스 변환 회로(IPC1)의 동작 전류를 정지 또는 제한하여 그의 출력을 하이 임피던스 상태로 설정함과 함께 파셜 스위치(PSW1)를 도통 상태로 설정한다(PS 온 제어). 또는, 제어 신호(psc1)에 기초하여, 임피던스 변환 회로(IPC1)가 입력 전압(Vin1)에 기초하여 그의 출력을 구동함과 함께 파셜 스위치(PSW1)를 비도통 상태로 설정한다(PS 오프 제어). 즉, 임피던스 변환 회로(IPC1)가 동작할 때에는, 파셜 스위치(PSW1)가 비도통 상태로 설정되고, 임피던스 변환 회로(IPC1)가 동작을 정지할 때에는 파셜 스위치(PSW1)가 도통 상태로 설정된다.
이렇게 함으로써, 세로 파셜 제어 신호 PTV에 의해 지정된 통상 표시 기간에서는, PS 데이터 유지 회로(PS1reg)에 유지된 PS 데이터(PSD)에 상관없이, 임피던스 변환 회로(IPC1) 및 파셜 스위치(PSW1)에 대하여 PS 오프 제어를 행할 수 있다. 또한, 세로 파셜 제어 신호 PTV에 의해 지정된 세로 파셜 표시 기간에서는, 임피던스 변환 회로(IPC1) 및 파셜 스위치(PSW1)에 대하여, PS 데이터 유지 회로(PS1reg)에 유지된 PS 데이터(PSD)에 따라서 PS 온 제어 또는 PS 오프 제어를 행할 수 있다.
또한 본 실시예와 같이, 도 7에 도시하는 바와 같이, 제2 마스크 회로(MASK2)에 의해, 가로 파셜 제어 신호 PTH(제2 마스크 제어 신호)에 기초하여 PS 데이터(PSD)를 마스크하고 나서, 제1 마스크 회로(MASK1)에 있어서, 세로 파셜 제어 신호 PTV에 기초하여 제2 마스크 회로(MASK2)의 출력을 마스크해도 된다. 가로 파셜 제어 신호 PTH는, 1 수평 주사 기간 단위로 변화하는 신호이다. 즉, 가로 파셜 제어 신호 PTH는, 1 수평 주사 기간의 개시 타이밍에 동기하여 변화한다. 도 8의 (c)에 도시하는 바와 같이, 가로 파셜 표시 기간일 때, 가로 파셜 제어 신호 PTH가 H 레벨로 된다.
이렇게 함으로써, 가로 파셜 제어 신호 PTH에 의해 지정된 통상 표시 기간에서는, 상술한 바와 같이 세로 파셜 제어 신호 PTV에 의해 PS 온 제어 또는 PS 오프 제어가 행해진다. 또한, 가로 파셜 제어 신호 PTH에 의해 지정된 가로 파셜 표시 기간에서는, PS 데이터 유지 회로(PS1reg)에 유지된 PS 데이터(PSD)에 상관없이, 임피던스 변환 회로(IPC1) 및 파셜 스위치(PSW1)에 대하여 PS 온 제어를 행할 수 있다.
이러한 구동 출력 회로(OUT1)에서는, 임피던스 변환 회로(IPC1)의 동작 전류에 의해 대부분의 전류가 소비된다. 따라서, 임피던스 변환 회로(IPC1)의 저소비 전력화를 도모함으로써, 구동 출력 회로(OUT1)를 포함하는 소스 드라이버(520)의 저소비 전력화를 실현할 수 있다. 그래서, 본 실시예에서는, 도 7에 도시하는 바와 같이, 임피던스 변환 회로(IPC1)의 입력 및 출력을 바이패스하기 위한 바이패스 스위치(BSW1)(제2 스위치 회로)를 설치하는 것이 바람직하다. 이 경우, 구동 기간 지정 신호로서의 제어 신호(ALLPS)를 이용하여, 바이패스 스위치(BSW1)의 스위치 제어와 임피던스 변환 회로(IPC1)의 동작 정지 제어가 행해진다. 제어 신호(ALLPS)는 1 수평 주사 기간 내에 변화하는 신호로서, 도 8의 (d)에 도시하는 바와 같이 각 기간을 지정할 수 있다.
도 9에, 바이패스 스위치(BSW1)의 스위치 제어와 임피던스 변환 회로(IPC1)의 동작 정지 제어의 타이밍의 일례를 도시한다.
제어 신호(ALLPS)에 의해, 1 수평 주사 기간(1H. 광의로는 구동 기간) 내의 제1 기간 t1과, 상기 1 수평 주사 기간 내로서 제1 기간 t1 후의 제2 기간 t2가 지 정된다. 그리고, 제1 기간 t1에서는, 바이패스 스위치(BSW1)를 비도통 상태로 설정하도록 바이패스 제어 신호(bsc1)를 생성한다. 또한, 임피던스 변환 회로(IPC1)의 동작을 온하여, 임피던스 변환 회로(IPC1)가 입력 전압(Vin1)에 기초하여 그의 출력을 구동하도록, 파워 세이브 제어 신호(opc1)를 생성한다.
그리고, 제2 기간 t2에서는, 바이패스 스위치(BSW1)를 도통 상태로 설정하도록 바이패스 제어 신호(bsc1)를 생성한다. 또한, 임피던스 변환 회로(IPC1)의 동작 전류를 정지 또는 제한하여, 임피던스 변환 회로(IPC1)의 출력이 하이 임피던스 상태로 설정되도록, 파워 세이브 제어 신호(opc1)를 생성한다.
이상과 같이, 바이패스 스위치(BSW1)의 스위치 제어를 행하는 바이패스 제어 신호(bsc1)는, 제어 신호(ALLPS)와 제어 신호(psc1)에 기초하여 생성된다. 또한, 파워 세이브 제어 신호(opc1)도 또한, 제어 신호(ALLPS)와 제어 신호(psc1)에 기초하여 생성된다.
이와 같이 제어함으로써, 제1 기간 t1에서는, 임피던스 변환 회로(IPC1)의 높은 구동 능력으로 소스선(S1)을 구동하여, 목적으로 하는 전압에 단시간에 근접할 수 있다. 또한, 제2 기간 t2에서는, 입력 전압(Vin1)이 그대로 소스선(S1)에 공급되어, 목적으로 하는 전압에 도달시킬 수 있다. 따라서, 전류 소비가 많은 임피던 스 변환 회로(IPC1)의 동작 기간을 최소한으로 억제할 수 있기 때문에, 소비 전류를 대폭으로 삭감할 수 있게 된다.
또, 제어 신호(psc1)에 의해 임피던스 변환 회로(IPC1)의 동작 전류가 정지 또는 제한되는 경우에는, 파워 세이브 제어 신호(opc1) 및 바이패스 제어 신호(bsc1)에 의해 임피던스 변환 회로(IPC1)가 오프, 바이패스 스위치(BSW1)가 오프로 된다.
이상 설명한 세로 파셜 제어 신호 PTV, 가로 파셜 제어 신호 PTH, 극성 반전 신호(POL) 및 제어 신호(ALLPS)는, 구동 출력 회로(OUT1∼OUTN)의 각 구동 출력 회로에 공통으로 공급된다.
도 10에, 본 실시예에 있어서의 파셜 표시의 설명도를 도시한다.
도 10에서는, 도 1의 액정 패널(512)의 표시 가능 영역(700)에 설정되는 각 영역을 모식적으로 나타내고 있다.
표시 가능 영역(700)은, 도 10의 X 방향으로 2개의 영역으로 구분된다. 이 2개의 영역은 소스선에 의해 구분된다. 보다 구체적으로는, 소스선을 구동하는 임피던스 변환 회로마다(혹은 1 화소를 구성하는 복수의 도트수분의 임피던스 변환 회로마다)에 설치된 PS 데이터 유지 회로에 L 레벨이 설정되는 영역과 H 레벨로 설정되는 영역으로 구분된다.
따라서, 도 7에 도시하는 회로에 있어서, 1수직 주사 기간 내에서는, 세로 파셜 제어 신호 PTV가 H 레벨이고 가로 파셜 제어 신호 PTH가 L 레벨인 주사 라인 을 갖는 표시 영역에서는, PS 데이터 유지 회로가 L 레벨로 설정된 영역(DA5)에서는 세로 파셜 영역으로 되고, PS 데이터 유지 회로가 H 레벨로 설정된 영역(DA1)에서는 통상 표시 영역으로 된다. 즉, 영역(DA5)에서는, 파셜 스위치(PSW1)가 도통 상태로 되어, 극성 반전 타이밍에 따라서, 소스선(S1)에는 대향 전극(VCOM)과 동일한 전압이 공급된다. 한편, 영역(DA1)에서는, 임피던스 변환 회로(IPC1) 및 바이패스 스위치(BSW1)에 의해, 입력 전압(Vin1)에 기초하여 소스선(S1)이 구동된다. 이 경우, 세로 파셜 영역을 구동하는 임피던스 변환 회로의 동작 전류가 정지 또는 제한되기 때문에, 소비 전력을 삭감할 수 있다.
또한, 세로 파셜 제어 신호 PTV가 H 레벨이고 가로 파셜 제어 신호 PTH가 H 레벨인 주사 라인을 갖는 영역(DA2)에서는, PS 데이터 유지 회로의 설정값에 상관없이 가로 파셜 영역으로 된다. 즉, 영역(DA2)에서는, 파셜 스위치(PSW1)가 도통 상태로 되어, 극성 반전 타이밍에 따라서, 소스선(S1)에는 대향 전극(VCOM)과 동일한 전압이 공급된다. 이 경우, 가로 파셜 영역의 주사 기간에 있어서, 임피던스 변환 회로의 동작 전류가 정지 또는 제한되기 때문에, 소비 전력을 삭감할 수 있다.
또한, 세로 파셜 제어 신호 PTV가 L 레벨이고 가로 파셜 제어 신호 PTH가 L 레벨인 주사 라인을 갖는 표시 영역에서는, PS 데이터 유지 회로가 L 레벨로 설정된 영역(DA4)에서는 통상 표시 영역으로 되고, PS 데이터 유지 회로가 H 레벨로 설 정된 영역(DA3)에서도 통상 표시 영역으로 된다. 즉, 영역(DA3, DA4)에서는, 임피던스 변환 회로(IPC1) 및 바이패스 스위치(BSW1)에 의해, 입력 전압(Vin1)에 기초하여 소스선(S1)이 구동된다.
도 11에, 도 7의 구동 출력 회로(OUT1)의 동작 타이밍의 일례를 도시한다.
도 11에 도시하는 바와 같이, 세로 파셜 제어 신호 PTV가 H 레벨이고, 가로 파셜 제어 신호 PTH가 L 레벨인 주사 라인에서는, PS 데이터 유지 회로에 설정된 PS 데이터에 따라서 영역(DA1) 또는 (DA5)를 설정할 수 있다. 또한, 세로 파셜 제어 신호 PTV 및 가로 파셜 제어 신호 PTH가 H 레벨인 주사 라인에서는, PS 데이터 유지 회로에 설정된 PS 데이터에 상관없이 영역(DA2)을 설정할 수 있다. 그리고, 세로 파셜 제어 신호 PTV 및 가로 파셜 제어 신호 PTH가 L 레벨인 주사 라인에서는, PS 데이터 유지 회로에 설정된 PS 데이터에 상관없이 통상 표시 영역(영역(DA3) 또는 (DA4))을 설정할 수 있다.
도 12에, 본 실시예에 있어서의 파셜 표시의 효과의 설명도를 도시한다.
도 12는, 전자 기기로서의 휴대 전화기에 액정 패널(512)이 탑재되었을 때에, 휴대 전화기의 대기 화면으로서 액정 패널(512) 표시 가능 영역(700)의 일부에 화상이 표시된 상태를 나타내고 있다. 표시 가능 영역(700)의 표시 영역(710)이, 게이트선에 의해 구분되어 설치되어 있는 것으로 한다. 이 표시 영역(710)에는, 휴대 전화기의 배터리 잔량 표시 화상(712), 수신 전파 강도 표시 화상(714), 시계 표시 화상(716)이 표시된다.
종래의 소스 드라이버이면, 배터리 잔량 표시 화상(712), 수신 전파 강도 표시 화상(714), 시계 표시 화상(716) 이외의 영역(720, 722, 724, 726)의 부분도 소스선을 구동하고 있었기 때문에, 쓸데없는 전력을 소비하고 있었다. 이에 반해, 본 실시예에서는, 섬세하게 PS 데이터를 설정할 수 있고, 또한 게이트 드라이버에 대하여 불필요한 제어를 행하는 일없이 영역(720, 722, 724, 726)의 주사시에 소스선을 구동시키지 않도록 할 수 있다. 그 때문에, 한층 더 저소비 전력화를 도모하는 것이 가능하게 된다.
도 13의 (a)∼도 13의 (d)는, 본 실시예의 파셜 표시의 다른 예의 설명도를 도시한다.
본 실시예에서는, 예를 들면 초기화 시간 등에 있어서, 각 PS 데이터 유지 회로에 PS 데이터가 설정된다. 그리고, 세로 파셜 제어 신호 PTV 및 가로 파셜 제어 신호 PTH에 의해, 도 13의 (a)에 도시하는 바와 같이, PS 데이터에 상관없이 표시 가능 영역 전체를 통상 표시 영역으로 설정할 수 있다. 그리고, 소비 전력을 저감하고자 할 때에 세로 파셜 제어 신호 PTV를 변화시킴으로써, 도 13의 (b)에 도시하는 바와 같이 세로 파셜 표시를 실현할 수 있다.
또한, 도 13의 (b)에 대하여, 영역(730, 734)의 주사 라인에서는 가로 파셜 제어 신호 PTH를 H 레벨, 영역(732)의 주사 라인에서는 가로 파셜 제어 신호 PTH를 L 레벨로 함으로써, 도 13의 (c)에 도시하는 윈도우 표시를 실현할 수 있다. 또한 마찬가지로 하여, 도 13의 (d)에 도시하는 표시도 가능하다.
이상과 같이, 섬세한 파셜 표시를 실현할 수 있기 때문에, 한층 더 저소비 전력화를 실현할 수 있다.
2.2 PS 데이터의 설정
도 14에, 본 실시예에 있어서의 PS 데이터의 설정 방법을 실현하는 PS 데이터 설정 회로의 구성예의 블록도를 도시한다.
이 PS 데이터 설정 회로(450)는, 예를 들면 도 2의 제어 로직(624) 또는 구동 회로(650)에 포함된다.
PS 데이터 설정 회로(450)는, 커맨드 디코더(452), 제1 및 제2 파라미터 설정 레지스터(454, 456), RAM 액세스 제어부(460), PS 데이터 생성부(470)를 포함한다. RAM 액세스 제어부(460)는, 로우 어드레스 제어부(462), 컬럼 어드레스 제어부(464)를 포함한다. 로우 어드레스 제어부(462)는, 표시 데이터 RAM(600)의 로우 어드레스를 생성하기 위한 로우 어드레스 제어 신호를 로우 어드레스 회로(602)에 출력한다. 컬럼 어드레스 제어부(464)는, 표시 데이터 RAM(600)의 컬럼 어드레스를 생성하기 위한 컬럼 어드레스 제어 신호를 컬럼 어드레스 회로(604)에 출력한다.
커맨드 디코더(452)는, 호스트로부터의 제어 커맨드를 디코드한다. 호스트로부터의 제어 커맨드는, 도 2의 시스템 인터페이스 회로(620)를 통하여 입력된다. 이 제어 커맨드의 1개에, 본 실시예에 있어서의 PS 데이터의 설정을 지정하는 제어 커맨드로서 미리 설정된 제1 설정 커맨드가 정의되는 경우, 이 제1 설정 커맨드는 2개의 파라미터 데이터를 갖는다. 이 2개의 파라미터 데이터가, 인에이블 상태로 설정되는 임피던스 변환 회로를 지정하기 위한 데이터로 된다.
커맨드 디코더(452)는, 제어 커맨드가 제1 설정 커맨드라고 판별하면, 상기 제1 설정 커맨드에 이어서 호스트로부터 입력되는 2개의 파라미터 데이터를, 각각 제1 및 제2 파라미터 설정 레지스터(454, 456)에 설정한다. 그리고, 커맨드 디코더(452)는, RAM 액세스 제어부(460)에 표시 데이터 RAM(600)에의 액세스 지시와, PS 데이터 생성부(470)에의 PS 데이터의 생성 지시를 행한다.
PS 데이터 생성부(470)는, 제1 및 제2 파라미터 설정 레지스터(454, 456)의 설정값에 기초하여 PS 데이터를 생성할 수 있게 되어 있다. 예를 들면, 임피던스 변환 회로(IPC1)로부터 임피던스 변환 회로(IPCN)까지, 순서대로 PS 데이터를 설정하는 경우에, 제1 파라미터 설정 레지스터(454)의 설정값과 일치하는 임피던스 변환 회로까지는 PS 데이터가 「0」, 그 후, 제2 파라미터 설정 레지스터(456)의 설정값과 일치할 때까지 동일한 PS 데이터 「1」을 반복한다. 그리고, 제2 파라미터 설정 레지스터(456)의 설정값과 일치한 후에는, PS 데이터를 「0」으로 복귀시킨다.
RAM 액세스 제어부(460)는, 임피던스 변환 회로에 대응하는 PS 데이터를 기입하기 위한 액세스 제어 신호, 로우 어드레스 제어 신호, 컬럼 어드레스 제어 신호나, 임피던스 변환 회로에 대응하는 PS 데이터를 판독하기 위한 액세스 제어 신호, 로우 어드레스 제어 신호를 출력한다.
도 15에, 도 14에 도시하는 PS 데이터 설정 회로(450)의 동작예의 흐름도를 도시한다.
우선 커맨드 디코더(452)가, 호스트로부터의 제어 커맨드를 디코드하고, 제1 설정 커맨드라고 판별했을 때 (스텝 S10: '예'), 상기 제1 설정 커맨드에 이어서 호스트로부터 입력되는 2개의 파라미터 데이터를, 제1 및 제2 파라미터 설정 레지스터(454, 456)에 취입한다(스텝 S11).
계속해서, 커맨드 디코더(452)는, PS 데이터 생성부(470)에 PS 데이터의 생성을 지시한다. PS 데이터 생성부(470)는, 제1 및 제2 파라미터 설정 레지스터(454, 456)의 설정값에 기초하여, 예를 들면 상술한 바와 같이 PS 데이터를 생성한다(스텝 S12).
그리고, 커맨드 디코더(452)는, RAM 액세스 제어부(460)에, 표시 데이터 RAM(600)에의 PS 데이터의 기입을 지시한다. 이에 의해, PS 데이터가 표시 데이터 RAM(600)에 기입된다(스텝 S13).
그 후, 커맨드 디코더(452)는, 스텝 S13에서 기입한 표시 데이터 RAM(600)의 PS 데이터를 판독하는 지시를, RAM 액세스 제어부(460)에 대하여 행하고, 표시 데이터 RAM(600)으로부터 판독한 PS 데이터를, 각 PS 데이터 유지 회로에 설정하고(스텝 S14), 일련의 처리를 종료한다(엔드).
스텝 S10에 있어서, 호스트로부터의 제어 커맨드가 제1 설정 커맨드가 아니라고 판별되었을 때(스텝 S10: '아니오'), 커맨드 디코더(452)는, 상기 제어 커맨드가 표시 데이터 RAM(600)의 PS 데이터를 제1∼제N PS 데이터 유지 회로(PS1reg∼PSNreg)에 설정하는 제어 커맨드로서 미리 정해진 제2 설정 커맨드인지의 여부를 판 별한다(스텝 S15).
그리고, 커맨드 디코더(452)가 제2 설정 커맨드라고 판별했을 때(스텝 S15: '예'), 스텝 S14로 진행한다. 한편, 커맨드 디코더(452)가 제2 설정 커맨드가 아니라고 판별했을 때(스텝 S15: '아니오'), 일련의 처리를 종료한다(엔드).
또 본 실시예에서는, PS 데이터를 표시 데이터와 마찬가지의 경로에서 호스트 등으로부터 설정할 수 있도록 했기 때문에, 호스트는 표시 데이터와 동일하게 PS 데이터를 표시 데이터 RAM(600)에 기입할 수 있다. 이 때 호스트가 제2 설정 커맨드를 입력함으로써, 표시 데이터 RAM(600)의 340 라인째의 최상위 비트의 데이터가 PS 데이터라고 판단할 수 있고, 상기 데이터를 PS 데이터로서 제1∼제N PS 데이터 유지 회로(PS1reg∼PSNreg)에 취입할 수 있다.
도 16에, 도 15의 스텝 S13의 처리예의 흐름도를 도시한다.
커맨드 디코더(452)에 의해 PS 데이터의 기입 지시를 받은 RAM 액세스 제어부(460)는, 로우 어드레스 제어부(462)에 있어서 로우 어드레스 제어 신호를 출력한다. 이것을 받은 로우 어드레스 회로(602)는, 도 4의 340라인째의 표시 데이터의 기억 영역을 특정하기 위한 로우 어드레스를 생성한다(스텝 S20).
계속해서, RAM 액세스 제어부(460)는, 컬럼 어드레스 제어부(464)에 있어서 컬럼 어드레스 제어 신호를 출력한다. 이것을 받은 컬럼 어드레스 회로(604)는, 도 4의 340라인째의 각 컬럼의 표시 데이터의 기억 영역을 특정하기 위한 컬럼 어드레스를 생성한다(스텝 S21). 그리고, RAM 액세스 제어부(460)는, 기입용의 액세 스 제어 신호를 출력하여, 스텝 S20에 의해 지정된 로우 어드레스와 스텝 S21에 의해 지정된 컬럼 어드레스에 의해 특정되는 기억 영역에 PS 데이터를 기입하는 제어를 행한다(스텝 S22).
PS 데이터 생성부(470)에 의해서 생성된 모든 PS 데이터의 기입이 종료하지 않았을 때(스텝 S23: '아니오'), 스텝 S21로 되돌아가 컬럼 어드레스를 갱신하기 위한 컬럼 어드레스 제어 신호를 출력한다.
이렇게 해서 PS 데이터의 기입이 종료하면(스텝 S23: '예'), 일련의 처리를 종료한다(엔드).
도 17에, 도 15의 스텝 S14의 처리예의 흐름도를 도시한다.
커맨드 디코더(452)에 의해 PS 데이터의 설정 지시를 받은 RAM 액세스 제어부(460)는, 로우 어드레스 제어부(462)에 있어서 로우 어드레스 제어 신호를 출력한다. 그리고, 로우 어드레스 회로(602)는, 도 4의 340라인째의 표시 데이터의 기억 영역을 특정하기 위한 로우 어드레스를 생성한다(스텝 S30).
계속해서, RAM 액세스 제어부(460)는, 판독용의 액세스 제어 신호를 출력하여, 스텝 S30에 의해 지정된 로우 어드레스에 의해 특정되는 기억 영역에 PS 데이터를 판독하는 제어를 행한다(스텝 S31).
마지막으로, 커맨드 디코더(452)는, 스텝 S31에서 판독한 PS 데이터를 취입하기 위한 지시 신호를, 제1∼제N PS 데이터 유지 회로(PS1reg∼PSNreg)에 출력하고(스텝 S32), 일련의 처리를 종료한다(엔드).
또, 스텝 S30에서는, 로우 어드레스를 지정하는 것으로서 설명했지만, 도 2의 라인 어드레스 회로(610)에 의해, 340라인째의 라인 어드레스를 생성하도록 해도 된다. 이 경우, 예를 들면, 도 14의 RAM 액세스 제어부(460)가 라인 어드레스 제어부를 포함하고, 라인 어드레스 제어부가, 라인 어드레스 회로(610)에 대하여, 340라인째의 라인 어드레스를 생성하기 위한 라인 어드레스 제어 신호를 출력한다.
또 본 실시예에서는, 일단 표시 데이터 RAM(600)에 PS 데이터를 저장한 후에 PS 데이터 유지 회로에 설정하고 있지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들면, PS 데이터 유지 회로를 순차적으로 접속하여 시프트 레지스터를 구성하고, PS 데이터를 시프트 동작에 의해, 각 PS 데이터 유지 회로에 직접 설정해도 된다.
2.3 임피던스 변환 회로
본 실시예에 있어서의 임피던스 변환 회로는, 그의 출력에 부하가 미접속일 때의 위상 여유가 상기 출력에 부하가 접속되었을 때의 위상 여유보다 작은 볼티지 폴로워 회로를 포함한다. 이하, 이러한 임피던스 변환 회로에 대하여 상세히 설명한다.
도 18에, 본 실시예에 있어서의 임피던스 변환 회로의 구성예의 블록도를 도시한다. 도 18에 도시하는 구성의 임피던스 변환 회로가, 도 4 또는 도 5에 도시하는 각 구동 출력 회로에 포함된다.
임피던스 변환 회로(IPC)는, 볼티지 폴로워 회로(VF)와 저항 회로(RC)를 포함하고, 용량성의 부하(LD)를 구동한다. 볼티지 폴로워 회로(VF)는, 입력 신호 (Vin)(VI)를 임피던스 변환한다. 저항 회로(RC)는, 볼티지 폴로워 회로(VF)와 임피던스 변환 회로(IPC)의 출력 사이에 직렬로 접속된다. 그리고, 볼티지 폴로워 회로(VF)가, 입력 신호(Vin)(VI) 및 볼티지 폴로워 회로(VF)의 출력 신호(Vout)의 차분을 증폭하는 차동부(DIF)와, 차동부(DIF)의 출력에 기초하여 볼티지 폴로워 회로의 출력 신호(Vout)를 출력하는 출력부(OC)를 포함한다. 또 차동부(DIF)는, 파워 세이브 제어 신호(opc)(도 7의 파워 세이브 제어 신호(opc1)에 상당)에 기초하여, 동작 전류를 정지 또는 제한하도록 되어 있다.
그리고, 임피던스 변환 회로(IPC)가, 저항 회로(RC)를 통하여, 임피던스 변환 회로의 출력에 접속되는 부하(LD)를 구동한다. 이와 같이, 일반적으로 무한대의 입력 임피던스에 대하여 작은 임피던스로 변환하기 위해서 이용되는 볼티지 폴로워 회로(VF)의 출력에 저항 회로(RC)를 설치하고, 상기 저항 회로(RC)를 통하여 부하(LD)를 구동하고 있다. 이렇게 함으로써, 출력부(OC)의 스루레이트(반응 속도)를, 저항 회로(RC)의 저항값과 부하(LD)의 부하 용량으로 조정할 수 있게 된다. 따라서, 차동부(DIF)의 출력의 스루레이트와 상기 차동부(DIF)에 그의 출력을 귀환시키는 출력부(OC)의 출력의 스루레이트의 관계로 정해지는 발진을 방지하기 위해 볼티지 폴로워 회로(VF)(임피던스 변환 회로(IPC))에 설치되는 위상 보상용 컨덴서를 불필요하게 할 수 있다.
도 19에, 차동부(DIF) 및 출력부(OC)의 출력의 스루레이트와 발진의 관계의 설명도를 도시한다. 여기서는, 차동부(DIF) 및 출력부(OC)의 출력의 스루레이트와 위상 여유의 관계에 주목하여 도시하고 있다.
임피던스 변환 회로(IPC)(볼티지 폴로워 회로(VF))는 위상 여유가 0으로 되었을 때에 발진한다. 위상 여유가 클수록 발진하기 어렵게 되고, 위상 여유가 작을수록 발진하기 쉬워진다. 위상 여유는, 볼티지 폴로워 회로(VF)와 같이 출력부(OC)의 출력을 차동부(DIF)의 입력으로 귀환시키는 경우, 차동부(DIF)의 출력의 스루레이트(차동부(DIF)의 반응 속도)와 출력부(OC)의 출력의 스루레이트(출력부(OC)의 반응 속도)에 의해 결정된다.
여기서, 차동부(DIF)의 출력의 스루레이트는, 차동부(DIF)에의 입력의 스텝 변화에 대한, 차동부(DIF)의 출력의 단위 시간당의 변화량이다. 도 18에 있어서는, 예를 들면 입력 신호(Vin)(VI)가 입력되고 나서, 출력부(OC)의 출력으로부터 귀환된 출력 신호(Vout)와 상기 입력 신호(Vin)(VI)와의 차분을 증폭하여 변화한 차동부(DIF)의 출력의 단위 시간당의 변화량에 상당한다.
또한, 차동부(DIF)의 출력의 스루레이트는, 차동부(DIF)의 반응 속도로 치환하여 고려하는 것도 가능하다. 이 경우, 차동부(DIF)의 반응 속도는, 차동부(DIF)에의 입력의 변화에 대하여 차동부(DIF)의 출력이 변화할 때까지의 시간에 상당한다. 도 18에 있어서는, 예를 들면 입력 신호(Vin)(VI)가 입력되고 나서, 출력부(OC)의 출력으로부터 귀환된 출력 신호(Vout)와 상기 입력 신호(Vin)(VI)와의 차분을 증폭하고 차동부(DIF)의 출력을 변화시킬 때까지의 시간에 상당한다. 스루레이트가 클수록 반응 속도가 빠르고, 스루레이트가 작을수록 반응 속도가 느리다. 이러한 차동부(DIF)의 반응 속도는, 예를 들면 차동부(DIF)의 전류원의 전류값에 의 해서 정해진다.
또한, 출력부(OC)의 출력의 스루레이트는, 출력부(OC)에의 입력의 스텝 변화에 대한, 출력의 단위 시간당의 변화량이다. 도 18에 있어서는, 예를 들면 차동부(DIF)의 출력이 변화하고 나서, 상기 차동부(DIF)의 출력의 변화에 추종하여 출력 신호(Vout)가 변화할 때까지의 시간에 상당한다.
또한, 출력부(OC)의 출력의 스루레이트는, 출력부(OC)의 반응 속도로 치환하여 고려하는 것도 가능하다. 이 경우, 출력부(OC)의 반응 속도는, 출력부(OC)에의 입력의 변화에 대하여 출력부(OC)의 출력이 변화할 때까지의 시간에 상당한다. 도 18에 있어서는, 예를 들면 차동부(DIF)의 출력이 변화하고 나서, 상기 차동부(DIF)의 출력의 변화에 추종하여 출력 신호(Vout)가 변화할 때까지의 시간에 상당한다. 이러한 출력부(OC)의 반응 속도는, 예를 들면 출력부(OC)의 전류 구동 능력, 출력부(OC)의 출력에 접속되는 부하에 의해서 정해진다.
그리고, 출력 신호(Vout)의 안정성에 주목하면, 차동부(DIF)의 출력의 스루레이트가 출력부(OC)의 출력의 스루레이트에 근접하면 발진하기 쉬워지고, 위상 여유가 작아지는 것을 의미한다. 따라서, 차동부(DIF)의 출력의 스루레이트가 출력부(OC)의 출력의 스루레이트보다 작은(차동부(DIF)의 반응 속도가 출력부(OC)의 반응 속도보다 느린) 경우, 부하(LD)가 접속되지 않는 부하 미접속시에는 위상 여유가 크고, 부하 접속시에는 출력부(OC)의 출력의 스루레이트가 작아져 위상 여유가 더 커진다. 즉, 도 20에 도시하는 바와 같이, 부하(LD)의 부하 용량이 커지면, 위상 여유에 대응하는 발진 여유도가 작아져, Q1점에 있어서 발진한다. 이 경우, 부 하 미접속시에 있어서 충분한 발진 여유도가 있으면, 부하 용량을 고려함으로써 부하 접속시에 있어서의 발진을 방지할 수 있다.
또한, 차동부(DIF)의 출력의 스루레이트가 출력부(OC)의 출력의 스루레이트보다 큰(차동부(DIF)의 반응 속도가 출력부(OC)의 반응 속도보다 빠른) 경우, 부하 미접속시에는 위상 여유가 작고, 부하 접속시에는 출력부(OC)의 출력의 스루레이트가 작아져(출력부(OC)의 반응 속도가 더욱 느려져) 위상 여유가 커진다. 또한, 차동부(DIF)의 출력의 스루레이트와 출력부(OC)의 출력의 스루레이트가 동일(동등)한 경우, 즉 차동부(DIF)의 반응 속도가 출력부(OC)의 반응 속도와 동일(거의 동등)한 경우, 부하 미접속시에는 위상 여유가 작고, 부하 접속시에는 출력부(OC)의 출력의 스루레이트가 작아져 위상 여유가 커진다. 이 때문에, 도 21에 도시하는 바와 같이, 부하(LD)의 부하 용량이 커지면, 발진 여유도가 커져, Q2점에 있어서 발진한다. 그러나, 부하 미접속시에 있어서 Q2점보다 발진 여유도가 커지도록 함으로써, 부하 접속시에 있어서의 발진을 확실하게 방지할 수 있게 된다. 본 실시예에 있어서의 볼티지 폴로워 회로(VF)는, 그의 출력의 부하 미접속시 쪽이 부하 접속시보다 발진 여유도가 작고, 부하가 무거워질수록 발진 여유도가 커진다.
2.3.1 저항 회로
도 22의 (a), 도 22의 (b), 도 22의 (c)에, 저항 회로(RC)의 구성예를 도시한다.
저항 회로(RC)는, 도 22의 (a)에 도시하는 바와 같이 가변 저항 소자(50)를 포함할 수 있다. 이 경우, 저항 회로(RC)의 저항값과 부하(LD)의 부하 용량값에 의해, 출력부(OC)의 출력의 스루레이트(출력부(OC)의 반응 속도)를 조정할 수 있게 된다. 또한, 컨트롤러(540)나 호스트에 의해서 그 값이 설정되는 저항값 설정 레지스터(52)를 설치하는 것이 바람직하다. 그리고, 저항값 설정 레지스터(52)의 설정 내용에 따라서, 가변 저항 소자(50)의 저항값을 설정할 수 있는 것이 바람직하다.
또한, 저항 회로(RC)는, 도 22의 (b)에 도시하는 바와 같이 아날로그 스위치 소자(ASW)에 의해 구성해도 된다. 아날로그 스위치 소자(ASW)는, p형 MOS 트랜지스터의 소스 및 드레인과 n형 MOS 트랜지스터의 소스 및 드레인이 각각 접속된다. 그리고, p형 MOS 트랜지스터 및 n형 MOS 트랜지스터를 동시에 온시킴으로써, p형 MOS 트랜지스터 및 n형 MOS 트랜지스터의 온 저항에 의해서, 저항 회로(RC)의 저항값을 정한다.
보다 구체적으로는, 저항 회로(RC)는, 각 아날로그 스위치 소자가 병렬로 접속된 복수의 아날로그 스위치 소자를 포함할 수 있다. 도 22의 (b)에서는, 3개의 아날로그 스위치 소자(ASW1∼ASW3)가 병렬로 접속되어 있지만, 2개 또는 4개 이상을 병렬로 접속시켜도 된다. 도 22의 (b)에서는, 각 아날로그 스위치 소자를 구성하는 트랜지스터의 사이즈를 각각 변경함으로써, 각 아날로그 스위치 소자의 저항값을 서로 다르게 하는 것이 바람직하다. 이렇게 함으로써, 아날로그 스위치 소자(ASW1∼ASW3) 중 적어도 1개를 온시켜, 저항 회로(RC)에 의해서 실현할 수 있는 저항값의 배리에이션을 늘리는 것이 가능하게 된다.
또한, 컨트롤러(540)나 호스트에 의해서 그 값이 설정되는 저항값 설정 레지 스터(54)를 설치하는 것이 바람직하다. 그리고, 저항값 설정 레지스터(54)의 설정 내용에 따라서, 아날로그 스위치 소자(ASW1∼ASW3)의 온 또는 오프를 설정할 수 있는 것이 바람직하다.
또한, 저항 회로(RC)는, 도 22의 (c)에 도시하는 바와 같이, 각 아날로그 스위치 소자가 병렬로 접속된 복수의 아날로그 스위치 소자를 1단위로 해서, 복수 단위를 직렬로 접속하도록 해도 된다. 이 경우, 컨트롤러(540)나 호스트에 의해서 그 값이 설정되는 저항값 설정 레지스터(56)를 설치하는 것이 바람직하다. 그리고, 저항값 설정 레지스터(56)의 설정 내용에 따라서, 아날로그 스위치 소자의 온 또는 오프를 설정할 수 있는 것이 바람직하다.
그리고, 도 22의 (a)∼도 22의 (c)와 같은 저항 회로(RC)를 채용하는 경우, 부하(LD)의 용량이 커질수록 저항 회로(RC)의 저항값을 작게 설정하고, 부하(LD)의 용량이 작아질수록 저항 회로(RC)의 저항값을 크게 설정하는 것이 바람직하다. 저항 회로(RC)의 저항값과 부하 용량값의 곱에 기초하여 부하에의 충전 시간이 결정되기 때문에, 임의의 일정 이상의 발진 여유도를 갖게 하면 게인이 작아져 버리기 때문이다.
2.3.2 볼티지 폴로워 회로
본 실시예에서는, 상술한 바와 같이 차동부(DIF)의 출력의 스루레이트와 출력부(OC)의 출력의 스루레이트와의 상대적인 관계로, 회로의 안정성을 정할 수 있다. 도 19에 도시하는 바와 같이, 차동부(DIF)의 출력의 스루레이트가, 출력부(OC)의 출력의 스루레이트와 동일(동등) 또는 출력부(OC)의 출력의 스루레이트보다 큰 것이 바람직하다.
이하에 기재하는 구성의 볼티지 폴로워 회로를 채용함으로써, 차동부(DIF)의 출력의 스루레이트를 크게 함과 함께, 위상 보상용 컨덴서를 불필요하게 하는 구성을 실현할 수 있다.
도 23에, 본 실시예에 있어서의 볼티지 폴로워 회로(VF)의 구성예를 도시한다.
이 볼티지 폴로워 회로(VF)의 차동부(DIF)는, p형(예를 들면 제1 도전형) 차동 증폭 회로(100)와, n형(예를 들면 제2 도전형) 차동 증폭 회로(110)를 포함한다. 또한, 볼티지 폴로워 회로(VF)의 출력부(OC)는, 출력 회로(120)를 포함한다. p형 차동 증폭 회로(100), n형 차동 증폭 회로(110), 및 출력 회로(120)는, 고전위측의 전원 전압(VDD)(광의로는 제1 전원 전압)과 저전위측의 전원 전압(VSS)(광의로는 제2 전원 전압) 사이의 전압을 동작 전압으로 한다.
p형 차동 증폭 회로(100)는, 입력 신호(Vin) 및 출력 신호(Vout)의 차분을 증폭한다. p형 차동 증폭 회로(100)는, 출력 노드(ND1)(제1 출력 노드) 및 반전 출력 노드(NXD1)(제1 반전 출력 노드)를 갖고, 출력 노드(ND1) 및 반전 출력 노드(NXD1) 사이에 입력 신호(Vin) 및 출력 신호(Vout)의 차분에 대응한 전압을 출력한다.
이 p형 차동 증폭 회로(100)는, 제1 커런트 미러 회로(CM1)와, p형(제1 도전형)의 제1 차동 트랜지스터쌍을 갖는다. 제1 차동 트랜지스터쌍은, p형 MOS 트랜지스터(이하, MOS 트랜지스터를 간단히 트랜지스터라고 한다)(PT1, PT2)를 포함한 다. p형 트랜지스터(PT1, PT2)의 각 트랜지스터의 소스가 제1 전류원(CS1)에 접속됨과 함께, 입력 신호(Vin) 및 출력 신호(Vout)가 각 트랜지스터의 게이트에 공급된다. p형 트랜지스터(PT1, PT2)의 드레인 전류는, 제1 커런트 미러 회로(CM1)에 의해서 생성된다. p형 트랜지스터(PT1)의 게이트에 입력 신호(Vin)가 공급된다. p형 트랜지스터(PT2)의 게이트에 출력 신호(Vout)가 공급된다. p형 트랜지스터(PT1)의 드레인이, 출력 노드(ND1)(제1 출력 노드)로 된다. p형 트랜지스터(PT2)의 드레인이, 반전 출력 노드(NXD1)(제1 반전 출력 노드)로 된다.
여기서, 제1 전류원(CS1)은, 정전류 발생용의 정전압(Vrefp)이 게이트에 접속된 p형 트랜지스터의 드레인에, 파워 세이브 제어용 트랜지스터를 통하여 고전위측 전원 전압(VDD)이 공급된다. 이 파워 세이브 제어용 트랜지스터의 게이트에는, 파워 세이브 제어 신호(opc)의 반전 신호가 공급된다.
n형 차동 증폭 회로(110)는, 입력 신호(Vin) 및 출력 신호(Vout)의 차분을 증폭한다. n형 차동 증폭 회로(110)는, 출력 노드(ND2)(제2 출력 노드) 및 반전 출력 노드(NXD2)(제2 반전 출력 노드)를 갖고, 출력 노드(ND2) 및 반전 출력 노드(NXD2) 사이로 입력 신호(Vin) 및 출력 신호(Vout)의 차분에 대응한 전압을 출력한다.
이 n형 차동 증폭 회로(110)는, 제2 커런트 미러 회로(CM2)와, n형(제2 도전형)의 제2 차동 트랜지스터쌍을 포함한다. 제2 차동 트랜지스터쌍은, n형 트랜지스터(NT3, NT4)를 포함한다. n형 트랜지스터(NT3, NT4)의 각 트랜지스터의 소스가 제2 전류원(CS2)에 접속됨과 함께, 입력 신호(Vin) 및 출력 신호(Vout)가 각 트랜 지스터의 게이트에 공급된다. n형 트랜지스터(NT3, NT4)의 드레인 전류는, 제2 커런트 미러 회로(CM2)에 의해서 생성된다. n형 트랜지스터(NT3)의 게이트에 입력 신호(Vin)가 공급된다. n형 트랜지스터(NT4)의 게이트에 출력 신호(Vout)가 공급된다. n형 트랜지스터(NT3)의 드레인이, 출력 노드(ND2)(제2 출력 노드)로 된다. n형 트랜지스터(NT4)의 드레인이, 반전 출력 노드(NXD2)(제2 반전 출력 노드)로 된다.
여기서, 제2 전류원(CS2)은, 정전류 발생용의 정전압(Vrefn)이 게이트에 접속된 n형 트랜지스터의 드레인에, 파워 세이브 제어용 트랜지스터를 통하여 저전위측 전원 전압(VSS)이 공급된다. 이 파워 세이브 제어용 트랜지스터의 게이트에는, 파워 세이브 제어 신호(opc)가 공급된다.
출력 회로(120)는, p형 차동 증폭 회로(100)의 출력 노드(ND1)(제1 출력 노드)의 전압과 n형 차동 증폭 회로(110)의 출력 노드(ND2)(제2 출력 노드)의 전압에 기초하여, 출력 신호(Vout)를 생성한다.
이 출력 회로(120)는, n형(제2 도전형)의 제1 구동 트랜지스터(NTO1)와 p형(제1 도전형)의 제2 구동 트랜지스터(PTO1)를 포함한다. 제1 구동 트랜지스터(NTO1)의 게이트(전압)은, p형 차동 증폭 회로(100)의 출력 노드(ND1)(제1 출력 노드)의 전압에 기초하여 제어된다. 제2 구동 트랜지스터(PTO1)의 게이트(전압)은, n형 차동 증폭 회로(110)의 출력 노드(ND2)(제2 출력 노드)의 전압에 기초하여 제어된다. 제2 구동 트랜지스터(PTO1)의 드레인은, 제1 구동 트랜지스터(NTO1)의 드레인에 접속된다. 그리고, 출력 회로(120)는, 제1 구동 트랜지스터(NTO1)의 드레 인의 전압(제2 구동 트랜지스터(PTO1)의 드레인의 전압)을, 출력 신호(Vout)로서 출력한다.
또한, 본 실시예에 있어서의 볼티지 폴로워 회로(VF)는, 제1 및 제2 보조 회로(130, 140)를 포함함으로써, 입력 불감대를 없애고, 또한 관통 전류를 억제함과 함께, 제1 및 제2 구동 트랜지스터(PTO1, NTO2)의 게이트 전압을 고속으로 충전할 수 있으므로, 차동부(DIF)의 고속화를 실현한다. 이 결과, 동작 전압의 범위를 불필요하게 넓히는 일없이, 관통 전류를 억제하여 저소비 전력화와 고속화를 실현한다.
여기서, 제1 보조 회로(130)는, 입력 신호(Vin) 및 출력 신호(Vout)에 기초하여, p형 차동 증폭 회로(100)의 출력 노드(ND1)(제1 출력 노드) 및 반전 출력 노드(NXD1)(제1 반전 출력 노드) 중 적어도 한쪽을 구동한다. 또한, 제2 보조 회로(140)는, 입력 신호(Vin) 및 출력 신호(Vout)에 기초하여, n형 차동 증폭 회로(110)의 출력 노드(ND2)(제2 출력 노드) 및 제2 반전 출력 노드(NXD2)중 적어도 한쪽을 구동한다.
그리고, p형 트랜지스터(PT1)(제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 입력 신호(Vin)가 게이트에 공급되는 트랜지스터)의 게이트 소스간(게이트와 소스와의 사이)의 전압의 절대값이 p형 트랜지스터(PT1)의 임계값 전압의 절대값보다 작을 때, 제1 보조 회로(130)가, 출력 노드(ND1)(제1 출력 노드) 및 반전 출력 노드(NXD1)(제1 반전 출력 노드) 중 적어도 한쪽을 구동함으로써, 제1 구동 트랜지스터(NTO1)의 게이트 전압을 제어한다.
또한, n형 트랜지스터(NT3)(제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 입력 신호(Vin)가 게이트에 공급되는 트랜지스터)의 게이트 소스간의 전압의 절대값이 n형 트랜지스터(NT3)의 임계값 전압의 절대값보다 작을 때, 제2 보조 회로(140)가, 출력 노드(ND2)(제2 출력 노드) 및 반전 출력 노드(NXD2)(제2 반전 출력 노드) 중 적어도 한쪽을 구동함으로써, 제2 구동 트랜지스터(PTO1)의 게이트 전압을 제어한다.
도 24에, 도 23에 도시하는 볼티지 폴로워 회로(VF)의 동작 설명도를 도시한다.
여기서, 고전위측의 전원 전압을 VDD, 저전위측의 전원 전압을 VSS, 입력 신호의 전압을 Vin, p형 트랜지스터(PT1)의 임계값 전압을 Vthp, n형 트랜지스터(NT3)의 임계값 전압을 Vthn이라고 한다.
VDD ≥ Vin > VDD-｜Vthp｜에서는, p형 트랜지스터가 오프, n형 트랜지스터가 온으로 된다. 여기서, p형 트랜지스터가 게이트 전압에 따라서 컷오프 영역, 선형 영역, 또는 포화 영역에서 동작하는 경우, p형 트랜지스터가 오프라 함은 컷오프 영역인 것을 의미한다. 마찬가지로, n형 트랜지스터가 게이트 전압에 따라서 컷오프 영역, 선형 영역, 또는 포화 영역에서 동작하는 경우, n형 트랜지스터가 온이라 함은 선형 영역 또는 포화 영역인 것을 의미한다. 따라서, VDD≥Vin> VDD-｜Vthp｜이면, p형 차동 증폭 회로(100)는 동작하지 않고(오프), n형 차동 증폭 회로(110)는 동작한다(온). 그래서, 제1 보조 회로(130)의 동작을 온하고(출력 노드(ND1)(제1 출력 노드) 및 반전 출력 노드(NXD1)(제1 반전 출력 노드) 중 적어도 한 쪽을 구동시킴), 제2 보조 회로(140)의 동작을 오프한다(출력 노드(ND2)(제2 출력 노드) 및 반전 출력 노드(NXD2)(제2 반전 출력 노드)를 구동시키지 않음). 이와 같이, p형 차동 증폭 회로(100)가 동작하지 않는 범위에서, 제1 보조 회로(130)에 의해 p형 차동 증폭 회로(100)의 출력 노드(ND1)(반전 출력 노드(NXD1))를 구동함으로써, p형 차동 증폭 회로(100)의 제1 차동 트랜지스터쌍의 입력 불감대의 범위의 입력 신호(Vin)에 대해서도, 출력 노드(ND1)의 전압을 부정 상태로 하는 일이 없어진다.
VDD-｜Vthp｜≥Vin≥Vthn+VSS에서는, p형 트랜지스터가 온, n형 트랜지스터가 온으로 된다. 여기서, p형 트랜지스터가 게이트 전압에 따라서 컷오프 영역, 선형 영역, 또는 포화 영역에서 동작하는 경우, p형 트랜지스터가 온이라 함은 선형 영역 또는 포화 영역인 것을 의미한다. 따라서, p형 차동 증폭 회로(100)는 동작하고(온), n형 차동 증폭 회로(110)도 동작한다(온). 이 경우, 제1 보조 회로(130)의 동작을 온 또는 오프하고, 제2 보조 회로(140)의 동작을 온 또는 오프한다. 즉, p형 차동 증폭 회로(100) 및 n형 차동 증폭 회로(110)가 동작하기 때문에, 출력 노드(ND1, ND2)가 부정 상태로 되지 않고, 출력 회로(120)에 의해 출력 신호(Vout)를 출력한다. 따라서, 제1 및 제2 보조 회로(130, 140)를 동작시켜도 되고, 동작시키지 않아도 된다. 도 24에서는, 동작을 온시키고 있다.
Vthn + VSS > Vin ≥ VSS에서는, p형 트랜지스터가 온, n형 트랜지스터가 오프로 된다. 여기서, n형 트랜지스터가 게이트 전압에 따라서 컷오프 영역, 선형 영역, 또는 포화 영역에서 동작하는 경우, n형 트랜지스터가 오프라 함은, 컷오프 영역인 것을 의미한다. 따라서, n형 차동 증폭 회로(110)는 동작하지 않고(오프), p형 차동 증폭 회로(100)는 동작한다(온). 그래서, 제2 보조 회로(140)의 동작을 온하고(출력 노드(ND2)(제2 출력 노드) 및 반전 출력 노드(NXD2)(제2 반전 출력 노드) 중 적어도 한쪽을 구동시킴), 제1 보조 회로(130)의 동작을 오프한다. 이와 같이, n형 차동 증폭 회로(110)가 동작하지 않는 범위에서, 제2 보조 회로(140)에 의해 n형 차동 증폭 회로(110)의 출력 노드(ND2)(반전 출력 노드(NXD2))를 구동함으로써, n형 차동 증폭 회로(110)의 제2 차동 트랜지스터쌍의 입력 불감대의 범위의 입력 신호(Vin)에 대해서도, 출력 노드(ND2)의 전압을 부정 상태로 하는 일이 없어진다.
이상과 같이, 제1 및 제2 보조 회로(130, 140)에 의해, 출력 회로(120)를 구성하는 제1 및 제2 구동 트랜지스터(NTO1, PTO1)의 게이트 전압을 제어할 수 있게 되어, 입력 신호(Vin)가 입력 불감대의 범위인 것에 기인하는 불필요한 관통 전류의 발생을 없앨 수 있다. 더구나, 입력 신호(Vin)의 입력 불감대를 없앰으로써, p형 트랜지스터의 임계값 전압(Vthp) 및 n형 트랜지스터의 임계값 전압(Vthn)의 편차를 고려하여 오프셋을 설정할 필요가 없어진다. 그 때문에, 고전위측의 전원 전압(VDD)과 저전위측의 전원 전압(VSS) 사이의 전압을 진폭으로 하여, 볼티지 폴로워 회로(VF)를 형성할 수 있게 되므로, 구동 능력을 저하시키지 않고 동작 전압을 좁게 할 수 있어, 더욱 소비 전력을 삭감할 수 있게 된다. 이것은, 승압 회로의 실장이나 제조 프로세스의 저 내압화를 의미하며, 저코스트화를 실현한다.
그리고, 제1 및 제2 보조 회로(130, 140)에 의해서 출력 노드(ND1, ND2)가 구동되기 때문에, 차동부(DIF)의 반응 속도의 고속화를 실현함과 함께, 위상 보상용 컨덴서를 불필요하게 할 수 있게 된다. 또, 출력부(OC)의 제1 및 제2 구동 트랜지스터(PTO1, NTO1)의 전류 구동 능력을 함께 저하시킴으로써 출력부(OC)의 반응 속도의 저속화를 실현할 수 있다.
이하에서는, 본 실시예에 있어서의 볼티지 폴로워 회로(VF)의 상세한 구성예에 대하여 설명한다.
도 23에 있어서, p형 차동 증폭 회로(100)는, 제1 전류원(CS1)과, 상술한 제1 차동 트랜지스터쌍과, 제1 커런트 미러 회로(CM1)를 포함한다. 제1 전류원(CS1)의 일단에, 고전위측의 전원 전압(VDD)(제1 전원 전압)이 공급된다. 제1 전류원(CS1)의 타단에, 상술한 제1 차동 트랜지스터쌍을 구성하는 p형 트랜지스터(PT1, PT2)의 소스가 접속된다.
제1 커런트 미러 회로(CM1)는, 게이트끼리가 서로 접속된 n형(제2 도전형)의 제1 트랜지스터쌍을 포함한다. 이 제1 트랜지스터쌍은, n형 트랜지스터(NT1, NT2)를 포함한다. n형 트랜지스터(NT1, NT2)의 각 트랜지스터의 소스에 저전위측의 전원 전압(VSS)(제2 전원 전압)이 공급된다. n형 트랜지스터(NT1)의 드레인이 출력 노드(ND1)(제1 출력 노드)에 접속된다. n형 트랜지스터(NT2)의 드레인이 반전 출력 노드(NXD1)(제1 반전 출력 노드)에 접속된다. n형 트랜지스터(NT2)(제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 반전 출력 노드(NXD1)에 접속되는 트랜지스터)의 드레인 및 게이트가 접속된다.
또한, n형 차동 증폭 회로(110)는, 제2 전류원(CS2)과, 상술한 제2 차동 트 랜지스터쌍과, 제2 커런트 미러 회로(CM2)를 포함한다. 제2 전류원(CS2)의 일단에, 저전위측의 전원 전압(VSS)(제2 전원 전압)이 공급된다. 제2 전류원(CS2)의 타단에, 상술한 제2 차동 트랜지스터쌍을 구성하는 n형 트랜지스터(NT3, NT4)의 소스가 접속된다.
제2 커런트 미러 회로(CM2)는, 게이트끼리가 서로 접속된 p형(제1 도전형)의 제2 트랜지스터쌍을 포함한다. 이 제2 트랜지스터쌍은, p형 트랜지스터(PT3, PT4)를 포함한다. p형 트랜지스터(PT3, PT4)의 각 트랜지스터의 소스에 고전위측의 전원 전압(VDD)(제1 전원 전압)이 공급된다. p형 트랜지스터(PT3)의 드레인이 출력 노드(ND2)(제2 출력 노드)에 접속된다. p형 트랜지스터(PT4)의 드레인이 반전 출력 노드(NXD2)(제2 반전 출력 노드)에 접속된다. p형 트랜지스터(PT4)(제2 트랜지스터쌍을 구성하는 트랜지스터 중 반전 출력 노드(NXD2)에 접속되는 트랜지스터)의 드레인 및 게이트가 접속된다.
또한, 제1 보조 회로(130)는, p형(제1 도전형)의 제1 및 제2 전류 구동 트랜지스터(PA1, PA2)와, 제1 전류 제어 회로(132)를 포함할 수 있다. 제1 및 제2 전류 구동 트랜지스터(PA1, PA2)의 각 트랜지스터의 소스에, 고전위측의 전원 전압(VDD)(제1 전원 전압)이 공급된다. 제1 전류 구동 트랜지스터(PA1)의 드레인은, 출력 노드(ND1)(제1 출력 노드)에 접속된다. 제2 전류 구동 트랜지스터(PA2)의 드레인은, 반전 출력 노드(NXD1)(제1 반전 출력 노드)에 접속된다.
그리고, 제1 전류 제어 회로(132)가, 입력 신호(Vin) 및 출력 신호(Vout)에 기초하여 제1 및 제2 전류 구동 트랜지스터(PA1, PA2)의 게이트 전압을 제어한다. 보다 구체적으로는, 제1 차동 트랜지스터쌍을 구성하는 트랜지스터 중 입력 신호(Vin)가 게이트에 공급되는 p형 트랜지스터(PT1)의 게이트 소스간의 전압(의 절대값)이 상기 트랜지스터의 임계값 전압(의 절대값)보다 작을 때, 제1 전류 제어 회로(132)가, 출력 노드(ND1)(제1 출력 노드) 및 반전 출력 노드(NXD1)(제1 반전 출력 노드) 중 적어도 한쪽을 구동하도록 제1 및 제2 전류 구동 트랜지스터(PA1, PA2)의 게이트 전압을 제어한다.
또한, 제2 보조 회로(140)는, n형(제2 도전형)의 제3 및 제4 전류 구동 트랜지스터(NA3, NA4)와, 제2 전류 제어 회로(142)를 포함할 수 있다. 제3 및 제4 전류 구동 트랜지스터(NA3, NA4)의 각 트랜지스터의 소스에, 저전위측의 전원 전압(VSS)(제2 전원 전압)이 공급된다. 제3 전류 구동 트랜지스터(NA3)의 드레인은, 출력 노드(ND2)(제2 출력 노드)에 접속된다. 제4 전류 구동 트랜지스터(NA4)의 드레인은, 반전 출력 노드(NXD2)(제2 반전 출력 노드)에 접속된다.
그리고, 제2 전류 제어 회로(142)가, 입력 신호(Vin) 및 출력 신호(Vout)에 기초하여 제3 및 제4 전류 구동 트랜지스터(NA3, NA4)의 게이트 전압을 제어한다. 보다 구체적으로는, 제2 차동 트랜지스터쌍을 구성하는 트랜지스터 중 입력 신호(Vin)가 게이트에 공급되는 n형 트랜지스터(NT3)의 게이트 소스간의 전압의 절대값이 상기 트랜지스터의 임계값 전압의 절대값보다 작을 때, 제2 전류 제어 회로(142)가, 출력 노드(ND2)(제2 출력 노드) 및 반전 출력 노드(NXD2)(제2 반전 출력 노드) 중 적어도 한쪽을 구동하도록 제3 및 제4 전류 구동 트랜지스터(NA3, NA4)의 게이트 전압을 제어한다.
도 23에 있어서, 차동부(DIF)의 반응 속도는, 입력 신호(Vin)가 변화하고 나서, 제1 및 제2 구동 트랜지스터(PTO1, NTO1)의 게이트 전압이 변화하여 소정 레벨에까지 도달할 때까지의 시간에 상당한다. 또한, 출력부(OC)의 반응 속도는, 제1 및 제2 구동 트랜지스터(PTO1, NTO1)의 게이트 전압이 변화하고 나서, 출력 신호(Vout)가 변화하여 소정 레벨에까지 도달할 때까지의 시간에 상당한다.
도 25에, 제1 전류 제어 회로(132)의 구성예를 도시한다. 단, 도 23에 도시하는 볼티지 폴로워 회로(VF)와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.
제1 전류 제어 회로(132)는, 제3 전류원(CS3)과, n형(제2 도전형)의 제3 차동 트랜지스터쌍과, p형(제1 도전형)의 제5 및 제6 전류 구동 트랜지스터(PS5, PS6)를 포함한다.
제3 전류원(CS3)의 일단에, 저전위측의 전원 전압(VSS)(제2 전원 전압)이 공급된다. 이 제3 전류원(CS3)은, 제2 전류원(CS2)과 마찬가지로, 정전류 발생용의 정전압(Vrefn)이 게이트에 접속된 n형 트랜지스터의 드레인에, 파워 세이브 제어용 트랜지스터를 통하여 저전위측 전원 전압(VSS)이 공급된다. 그리고,이 파워 세이브 제어용 트랜지스터의 게이트에는, 파워 세이브 제어 신호(opc)가 공급된다.
제3 차동 트랜지스터쌍은, n형 트랜지스터(NS5, NS6)를 포함한다. n형 트랜지스터(NS5, NS6)의 각 트랜지스터의 소스가, 제3 전류원(CS3)의 타단에 접속된다. n형 트랜지스터(NS5)의 게이트에 입력 신호(Vin)가 공급된다. n형 트랜지스터(NS6)의 게이트에 출력 신호(Vout)가 공급된다.
제5 및 제6 전류 구동 트랜지스터(PS5, PS6)의 각 트랜지스터의 소스에, 고전위측의 전원 전압(VDD)(제1 전원 전압)이 공급된다. 제5 전류 구동 트랜지스터(PS5)의 드레인이, 제3 차동 트랜지스터쌍을 구성하는 n형 트랜지스터(NS5)의 드레인에 접속된다. 제6 전류 구동 트랜지스터(PS6)의 드레인이, 제3 차동 트랜지스터쌍을 구성하는 n형 트랜지스터(NS6)의 드레인에 접속된다. 제5 전류 구동 트랜지스터(PS5)의 게이트 및 드레인이 접속된다. 제6 전류 구동 트랜지스터(PS6)의 게이트 및 드레인이 접속된다.
그리고, 제3 차동 트랜지스터쌍을 구성하는 n형 트랜지스터(NS5)(제3 차동 트랜지스터쌍을 구성하는 트랜지스터 중 그의 게이트에 입력 신호(Vin)가 공급되는 트랜지스터)의 드레인(혹은 제5 전류 구동 트랜지스터(PS5)의 드레인)이, 제2 전류 구동 트랜지스터(PA2)의 게이트에 접속된다. 또한, 제3 차동 트랜지스터쌍을 구성하는 n형 트랜지스터(NS6)(제3 차동 트랜지스터쌍을 구성하는 트랜지스터 중 그의 게이트에 출력 신호(Vout)가 공급되는 트랜지스터)의 드레인(혹은 제6 전류 구동 트랜지스터(PS6)의 드레인)이, 제1 전류 구동 트랜지스터(PA1)의 게이트에 접속된다.
즉, 제1 및 제6 전류 구동 트랜지스터(PA1, PS6)는, 커런트 미러 회로를 구성한다. 마찬가지로, 제2 및 제5 전류 구동 트랜지스터(PA2, PS5)는, 커런트 미러 회로를 구성한다.
도 26에, 제2 전류 제어 회로(142)의 구성예를 도시한다. 단, 도 23에 도시하는 볼티지 폴로워 회로(VF)와 동일 부분에는 동일 부호를 붙이고, 적절하게 설명 을 생략한다.
제2 전류 제어 회로(142)는, 제4 전류원(CS4)과, p형(제1 도전형)의 제4 차동 트랜지스터쌍과, n형(제2 도전형)의 제7 및 제8 전류 구동 트랜지스터(NS7, NS8)를 포함한다.
제4 전류원(CS4)의 일단에, 고전위측의 전원 전압(VDD)(제1 전원 전압)이 공급된다. 이 제4 전류원(CS4)은, 제1 전류원(CS1)과 마찬가지로, 정전류 발생용의 정전압(Vrefp)이 게이트에 접속된 p형 트랜지스터의 드레인에, 파워 세이브 제어용 트랜지스터를 통하여 고전위측 전원 전압(VDD)이 공급된다. 그리고, 이 파워 세이브 제어용 트랜지스터의 게이트에는, 파워 세이브 제어 신호(opc)의 반전 신호가 공급된다.
제4 차동 트랜지스터쌍은, p형 트랜지스터(PS7, PS8)를 포함한다. p형 트랜지스터(PS7, PS8)의 각 트랜지스터의 소스가, 제4 전류원(CS4)의 타단에 접속된다. p형 트랜지스터(PS7)의 게이트에, 입력 신호(Vin)가 공급된다. p형 트랜지스터(PS8)의 게이트에, 출력 신호(Vout)가 공급된다.
제7 및 제8 전류 구동 트랜지스터(NS7, NS8)의 각 트랜지스터의 소스에, 저전위측의 전원 전압(VSS)(제2 전원 전압)이 공급된다. 제7 전류 구동 트랜지스터(NS7)의 드레인이, 제4 차동 트랜지스터쌍을 구성하는 p형 트랜지스터(PS7)의 드레인에 접속된다. 제8 전류 구동 트랜지스터(NS8)의 드레인이, 제4 차동 트랜지스터쌍을 구성하는 p형 트랜지스터(PS8)의 드레인에 접속된다. 제7 전류 구동 트랜지스터(NS7)의 게이트 및 드레인이 접속된다. 제8 전류 구동 트랜지스터(NS8)의 게 이트 및 드레인이 접속된다.
그리고, 제4 차동 트랜지스터쌍을 구성하는 p형 트랜지스터(PS7)(제4 차동 트랜지스터쌍을 구성하는 트랜지스터 중 그의 게이트에 입력 신호(Vin)가 공급되는 트랜지스터)의 드레인(혹은 제7 전류 구동 트랜지스터(NS7)의 드레인)이, 제4 전류 구동 트랜지스터(NA4)의 게이트에 접속된다. 또한, 제4 차동 트랜지스터쌍을 구성하는 p형 트랜지스터(PS8)(제4 차동 트랜지스터쌍을 구성하는 트랜지스터 중 그의 게이트에 출력 신호(Vout)가 공급되는 트랜지스터)의 드레인(혹은 제8 전류 구동 트랜지스터(NS8)의 드레인)이, 제3 전류 구동 트랜지스터(NA3)의 게이트에 접속된다.
즉, 제3 및 제8 전류 구동 트랜지스터(NA3, NS8)는, 커런트 미러 회로를 구성한다. 마찬가지로, 제4 및 제7 전류 구동 트랜지스터(NA4, NS7)는, 커런트 미러 회로를 구성한다.
다음으로, 제1 보조 회로(130)가 도 25에 도시하는 제1 전류 제어 회로(132)를 갖고, 제2 보조 회로(140)가 도 26에 도시하는 구성의 제2 전류 제어 회로(142)를 갖는 것으로서, 도 23에 도시하는 구성의 볼티지 폴로워 회로(VF)의 동작에 대하여 설명한다.
우선, Vthn + VSS ≥ Vin > VSS일 때, p형 차동 증폭 회로(100)는, p형 트랜지스터(PT1)가 온으로 되어 적정한 동작을 행하지만, n형 차동 증폭 회로(110)는, n형 트랜지스터(NT3)가 동작하지 않기 때문에, n형 차동 증폭 회로(110)의 각 노드의 전압은 부정으로 된다.
여기서 제2 보조 회로(140)에 주목하면, p형 트랜지스터(PS7)가 온하여 임피던스가 작아지기 때문에, 제4 전류 구동 트랜지스터(NA4)의 게이트 전압이 올라간다. 이 결과, 제4 전류 구동 트랜지스터(NA4)의 임피던스가 작아진다. 즉, 제4 전류 구동 트랜지스터(NA4)가 반전 출력 노드(NXD2)를 구동하여 전류를 인입하여, 반전 출력 노드(NXD2)의 전위가 낮아진다. 이 결과, p형 트랜지스터(PT3)의 임피던스가 작아져, 출력 노드(ND2)의 전위가 높아진다. 그리고, 출력 회로(120)의 제2 구동 트랜지스터(PTO1)의 임피던스가 커져, 출력 신호(Vout)의 전위가 낮아진다. 이에 의해, p형 트랜지스터(PS8)의 임피던스가 작아져, 제3 전류 구동 트랜지스터(NA3)의 게이트 전압이 상승한다. 따라서, 제3 전류 구동 트랜지스터(NA3)의 임피던스가 작아져, 출력 노드(ND2)의 전위가 낮아진다.
이렇게 해서, p형 트랜지스터(PT3)의 임피던스를 작게 하여 출력 노드(ND2)의 전위를 올린 결과가 피드백되고, 제3 전류 구동 트랜지스터(NA3)의 임피던스를 작게 하여 출력 노드(ND2)의 전위를 낮춘다. 이 결과, 입력 신호(Vin)의 전압과 출력 신호(Vout)의 전압이 거의 동일하게 되는 평형 상태로 되어, 제2 구동 트랜지스터(PTO1)의 게이트 전압이 최적인 것으로 확정한다.
다음으로, VDD ≥ Vin > VDD- ｜Vthp｜일 때, 상술한 경우와 반대로 동작한다. 즉, n형 차동 증폭 회로(110)는, n형 트랜지스터(NT3)가 온으로 되어 적정한 동작을 행하지만, p형 차동 증폭 회로(100)는, p형 트랜지스터(PT1)가 동작하지 않기 때문에, p형 차동 증폭 회로(100)의 각 노드의 전압은 부정으로 된다.
여기서, 제1 보조 회로(130)에 주목하면, n형 트랜지스터(NS5)가 온하여 임 피던스가 작아지기 때문에, 제2 전류 구동 트랜지스터(PA2)의 게이트 전압이 낮아진다. 이 결과, 제2 전류 구동 트랜지스터(PA2)의 임피던스가 작아진다. 즉, 제2 전류 구동 트랜지스터(PA2)가 반전 출력 노드(NXD1)를 구동하여 전류를 공급하여, 반전 출력 노드(NXD1)의 전위가 높아진다. 이 결과, n형 트랜지스터(NT2)의 임피던스가 작아져, 출력 노드(ND1)의 전위가 낮아진다. 그리고, 출력 회로(120)의 제1 구동 트랜지스터(NTO1)의 임피던스가 커져, 출력 신호(Vout)의 전위가 높아진다. 이에 의해, n형 트랜지스터(NS6)의 임피던스가 작아져, 제1 전류 구동 트랜지스터(PA1)의 게이트 전압이 낮아진다. 따라서, 제1 전류 구동 트랜지스터(PA1)의 임피던스가 작아져, 출력 노드(ND1)의 전위가 높아진다.
이렇게 해서, n형 트랜지스터(NT2)의 임피던스를 작게 하여 출력 노드(ND1)의 전위를 낮춘 결과가 피드백되고, 제1 전류 구동 트랜지스터(PA1)의 임피던스를 작게 하여 출력 노드(ND1)의 전위를 높인다. 이 결과, 입력 신호(Vin)의 전압과 출력 신호(Vout)의 전압이 거의 동일하게 되는 평형 상태로 되어, 제1 구동 트랜지스터(NTO1)의 게이트 전압이 최적인 것으로 확정한다.
또한, VDD-｜Vthp｜ ≥ Vin ≥ Vthn + VSS에서는, p형 차동 증폭 회로(100) 및 n형 차동 증폭 회로(110)가 동작하여, 출력 노드(ND1, ND2)의 전위가 확정되기 때문에, 제1 및 제2 보조 회로(130, 140)를 동작시키지 않더라도, 입력 신호(Vin)의 전압과 출력 신호(Vout)의 전압이 거의 동일하게 되는 평형 상태로 된다.
도 27에, p형 차동 증폭 회로(100) 및 제1 보조 회로(130)의 노드의 전압 변화에 대한 시뮬레이션 결과를 도시한다. 도 28에, n형 차동 증폭 회로(110) 및 제 2 보조 회로(140)의 노드의 전압 변화에 대한 시뮬레이션 결과를 도시한다. 또한, 도 29에, 출력 노드(ND1, ND2)의 전압 변화에 대한 시뮬레이션 결과를 도시한다.
도 27에 있어서, 노드(SG1)는, 제1 전류 구동 트랜지스터(PA1)의 게이트이다. 노드(SG2)는, 제2 전류 구동 트랜지스터(PA2)의 게이트이다. 노드(SG3)는, 제1 차동 트랜지스터쌍을 구성하는 p형 트랜지스터(PT1, PT2)의 소스이다.
도 28에 있어서, 노드(SG4)는, 제4 전류 구동 트랜지스터(NA4)의 게이트이다. 노드(SG5)는, 제3 전류 구동 트랜지스터(NA3)의 게이트이다. 노드(SG6)는, 제2 차동 트랜지스터쌍을 구성하는 n형 트랜지스터(NT3, NT4)의 소스이다.
도 27∼도 29에 도시하는 바와 같이, 0.5 볼트 부근의 입력 신호(Vin)가 입력된 경우에도, 출력 노드(ND1)가 부정 상태로 되지 않고, 출력 회로(120)를 구성하는 제1 구동 트랜지스터(NTO1)의 게이트 전압을 제어하고 있다.
도 30에, 도 23∼도 25에 도시하는 구성의 볼티지 폴로워 회로(VF)를 갖는 임피던스 변환 회로(IPC)의 부하 미접속시의 위상 여유의 변화 및 게인의 변화에 대한 시뮬레이션 결과를 도시한다. 여기서는, 동작 온도 T1, T2, T3(T1> T2>T3)의 각 동작 온도마다, 저항 회로(RC)의 저항값에 따라서, 위상 여유 및 게인이 변화하는 상태를 나타내고 있다. 이와 같이, 임피던스 변환 회로(IPC) 에서는, 저항 회로(RC)의 저항값을 변경함으로써, 부하 미접속시의 위상 여유를 정할 수 있다.
도 31에, 도 23∼도 25에 도시하는 구성의 볼티지 폴로워 회로(VF)를 갖는 임피던스 변환 회로(IPC)의 부하 접속시의 위상 여유의 변화 및 게인의 변화에 대한 시뮬레이션 결과를 도시한다. 여기서는, 저항 회로(RC)의 저항값을 고정하여, 동작 온도 T1, T2, T3(T1> T2> T3)의 각 동작 온도마다, 부하(LD)의 부하 용량에 따라서, 위상 여유 및 게인이 변화하는 상태를 나타내고 있다. 이와 같이, 임피던스 변환 회로(IPC)에서는, 부하(LD)의 부하 용량이 커질수록, 위상 여유가 커진다.
이상 설명한 바와 같이, 본 실시예의 볼티지 폴로워 회로(VF)를 갖는 임피던스 변환 회로(IPC)에 따르면, 입력 불감대를 없애고, 소위 레일-투-레일로 동작하고, 또한 출력 회로(120)의 관통 전류를 확실하게 억제하는 제어가 가능하게 된다. 이에 의해, 대폭으로 저소비 전력화를 실현하는 임피던스 변환 회로를 제공할 수 있다. 또한, AB급 동작이 가능하게 되기 때문에, 액정의 인가 전압을 반전시키는 극성 반전 구동에 있어서, 극성에 상관없이 데이터선을 안정적으로 구동할 수 있게 된다.
그리고, 제1 및 제2 보조 회로(130, 140)에 의해서 출력 노드(ND1, ND2)가 구동되기 때문에, 차동부(DIF)의 반응 속도의 고속화를 실현함과 함께, 위상 보상용 컨덴서를 불필요하게 할 수 있게 된다. 또한, 출력부(OC)의 제1 및 제2 구동 트랜지스터(PTO1, NTO1)의 전류 구동 능력을 함께 저하시킴으로써 출력부(OC)의 반응 속도의 저속화를 실현할 수 있다. 이 때문에, 패널 사이즈의 확대에 의해 부하 용량이 서로 다른 여러 가지의 표시 패널에 대하여, 동일한 임피던스 변환 회로를 이용하여 구동할 수 있다고 하는 효과가 얻어진다.
또한, 출력 신호(Vout)를 귀환시키는 볼티지 폴로워 회로에서는, 출력을 안정시키기 위해서 발진을 방지시킬 필요가 있어, 차동 증폭 회로와 출력 회로 사이에 위상 보상 용량을 접속하여, 위상 여유를 갖게 하는 것이 일반적으로 행해진다. 이 경우, 볼티지 폴로워 회로의 능력을 나타내는 스루레이트 S는, 소비 전류를 I, 위상 보상용 컨덴서의 용량값을 C로 하면, I/C에 비례하는 것이 알려져 있다. 따라서, 볼티지 폴로워 회로의 스루레이트를 크게 하기 위해서는, 용량값 C을 작게 하거나, 소비 전류 I를 크게 할 수밖에 없다.
이에 반해, 본 실시예에서는, 상술한 바와 같이 위상 보상용 컨덴서를 불필요하게 하고 있기 때문에, 상술한 스루레이트의 식에 제한되는 일은 없다. 따라서, 소비 전류 I를 크게 하지 않고, 스루레이트를 크게 할 수 있다.
2.3.3 전류값의 조정
본 실시예에 있어서의 볼티지 폴로워 회로(VF)에서는, p형 차동 증폭 회로(100), n형 차동 증폭 회로(110), 제1 보조 회로(130), 및 제2 보조 회로(140)의 전류원의 동작시의 전류값을 연구함으로써, 더욱 회로의 안정성을 향상시킬 수 있다.
도 32에, 본 실시예에 있어서의 볼티지 폴로워 회로(VF)의 다른 구성예의 회로도를 도시한다. 또, 도 32에서는, 파워 세이브 제어를 행하기 위한 트랜지스터의 도시를 생략하고 있지만, 상술한 바와 같이 파워 세이브 제어 신호(opc)에 의해 제어함으로써, 전류원의 쓸데없는 전류 소비를 삭감할 수 있다.
볼티지 폴로워 회로(VF)의 안정성을 향상시키기 위해서는, 출력 회로(120)를 구성하는 제1 및 제2 구동 트랜지스터(NTO1, PTO1)의 드레인 전류를 동일하게 하는 것이 유효하다. 제1 구동 트랜지스터(NTO1)의 드레인 전류는, p형 차동 증폭 회로(100)의 제1 전류원(CS1)의 동작시의 전류값(I1)과, 제1 보조 회로(130)의 제3 전 류원(CS3)의 동작시의 전류값(I3)에 의해 정해진다. 제2 구동 트랜지스터(PTO1)의 드레인 전류는, n형 차동 증폭 회로(110)의 제2 전류원(CS2)의 동작시의 전류값(I2)과, 제2 보조 회로(140)의 제4 전류원(CS4)의 동작시의 전류값(I4)에 의해 정해진다.
여기서, 전류값(I1)과 전류값(I3)이 동일하지 않은 것으로 한다. 예를 들면 전류값(I1)을 10, 전류값(I3)를 5로 한다. 마찬가지로, 전류값(I2)와 전류값(I4)가 동일하지 않은 것으로 한다. 예를 들면 전류값(I2)를 10, 전류값(I4)를 5로 한다.
입력 신호(Vin)의 전압이, p형 차동 증폭 회로(100)와 제1 보조 회로(130)가 동작하는 범위인 경우, 제1 구동 트랜지스터(NTO1)의 드레인 전류는 예를 들면 15(=I1 + I3 = 10 + 5)에 상당하는 만큼이 흐른다. 마찬가지로, 입력 신호(Vin)의 전압이, n형 차동 증폭 회로(110)와 제2 보조 회로(140)가 동작하는 범위인 경우, 제2 구동 트랜지스터(PTO1)의 드레인 전류는 예를 들면 15(= I2 + I4 = 10 + 5)에 상당하는 만큼이 흐른다.
이에 대하여, 예를 들면 입력 신호(Vin)의 전압이 낮아져 n형 트랜지스터가 동작하지 않게 되면, n형 차동 증폭 회로(110)와 제1 보조 회로(130)가 동작하지 않게 된다. 따라서, 제2 및 제3 전류원(CS2, CS3)이 흐르지 않게 된다(I2=0, I3=0). 그 때문에, 제1 구동 트랜지스터(NTO1)의 드레인 전류는 예를 들면 10(=I1)에 상당하는 만큼이 흐르고, 제2 구동 트랜지스터(PTO1)의 드레인 전류는 예를 들면 5(=I4)에 상당하는 만큼이 흐른다. 예를 들면 입력 신호(Vin)의 전압이 높아져 p형 트랜지스터가 동작하지 않게 되는 경우도 마찬가지이다.
이와 같이, 출력 회로(120)를 구성하는 제1 및 제2 구동 트랜지스터(NTO1, PTO1)의 드레인 전류가 서로 다르고, 출력 신호(Vout)의 상승 또는 하강이 서로 다르면, 출력이 안정되는 시간이 서로 다르게 되어, 발진하기 쉬워진다.
따라서, 본 실시예에 있어서의 볼티지 폴로워 회로(VF)에서는, 제1 및 제3 전류원(CS1, CS3)의 동작시의 전류값이 동일하고(I1=I3), 또한 제2 및 제4 전류원(CS2, CS4)의 동작시의 전류값이 동일한(I2=I4) 것이 바람직하다. 이것은, 제1∼제4 전류원(CS1∼CS4)을 구성하는 트랜지스터의 채널 길이 L을 공통으로 하고, 제1 및 제3 전류원(CS1, CS3)을 구성하는 트랜지스터의 채널 폭을 동일하게 하고, 또한 제2 및 제4 전류원(CS2, CS4)을 구성하는 트랜지스터의 채널 폭을 동일하게 함으로써 실현할 수 있다.
또한, 제1∼제4 전류원(CS1∼CS4)의 각 전류원의 동작시의 전류값이 동일한 것(I1=I2=I3=I4)이 바람직하다. 이 경우, 설계가 용이하게 되기 때문이다.
또한, 제3 및 제4 전류원(CS3, CS4)의 동작시의 전류값 중 적어도 한쪽을 삭감함으로써, 보다 저소비 전력화를 도모할 수 있다. 이 경우, 제1∼제4 전류 구동 트랜지스터(PA1, PA2, NA3, NA4)의 각 트랜지스터의 전류 구동 능력을 저하시키지 않고, 제3 및 제4 전류원(CS3, CS4)의 동작시의 전류값 중 적어도 한쪽을 삭감할 필요가 있다.
도 33에, 제4 전류원(CS4)의 동작시의 전류값을 삭감하는 구성예의 설명도를 도시한다. 단, 도 23, 도 26, 도 32와 동일 부분에는 동일 부호를 붙이고, 적절하 게 설명을 생략한다. 또한, 도 33에서는, 파워 세이브 제어를 행하기 위한 트랜지스터의 도시를 생략하고 있지만, 상술한 것과 마찬가지로 파워 세이브 제어 신호(opc)에 의해 제어함으로써, 전류원의 쓸데없는 전류 소비를 삭감할 수 있다.
도 33에서는, 제4 전류원(CS4)의 동작시의 전류값을 삭감하기 위해, 제3 및 제8 전류 구동 트랜지스터(NA3, NS8)가 커런트 미러 회로를 구성하는 것을 이용한다. 제3 전류 구동 트랜지스터(NA3)의 채널 길이를 L, 채널 폭을 WA3, 제3 전류 구동 트랜지스터(NA3)의 드레인 전류를 INA3으로 하고, 제8 전류 구동 트랜지스터(NS8)의 채널 길이를 L, 채널 폭을 WS8, 제8 전류 구동 트랜지스터(NS8)의 드레인 전류를 INS8로 한다.
이 때, INA33=(WA3/WS8)×INS8로 표시할 수 있다. 여기서, (WA3/WS8)은, 제8 전류 구동 트랜지스터(NS8)의 전류 구동 능력에 대한 제3 전류 구동 트랜지스터(NA3)의 전류 구동 능력의 비를 의미한다. 따라서, (WA3/WS8)을 1보다 크게 함으로써, 제3 전류 구동 트랜지스터(NA3)의 전류 구동 능력을 저하시키지 않고 드레인 전류(INS8)를 작게 할 수 있어, 제4 전류원(CS4)의 동작시의 전류값(I4)도 작게 할 수 있다.
또한, 도 33에 있어서, 제4 및 제7 전류 구동 트랜지스터(NA4, NS7)가 커런트 미러 회로를 구성하는 것을 이용해도 된다.
또한 마찬가지로, 제3 전류원(CS3)의 동작시의 전류값을 삭감하는 것이 바람직하다. 이 경우, 제1 및 제6 전류 구동 트랜지스터(PA1, PS6)가 커런트 미러 회 로를 구성하는 것을 이용하거나, 제2 및 제5 전류 구동 트랜지스터(PA2, PS5)가 커런트 미러 회로를 구성하는 것을 이용하기도 한다.
이상과 같이, 제6 전류 구동 트랜지스터(PS6)의 전류 구동 능력에 대한 제1 전류 구동 트랜지스터(PA1)의 전류 구동 능력의 비, 제5 전류 구동 트랜지스터(PS5)의 전류 구동 능력에 대한 제2 전류 구동 트랜지스터(PA2)의 전류 구동 능력의 비, 제8 전류 구동 트랜지스터(NS8)의 전류 구동 능력에 대한 제3 전류 구동 트랜지스터(NA3)의 전류 구동 능력의 비, 및 제7 전류 구동 트랜지스터(NS7)의 전류 구동 능력에 대한 제4 전류 구동 트랜지스터(NA4)의 전류 구동 능력의 비 중 적어도 1개를, 1보다 크게 한다. 이렇게 함으로써, 제3 및 제4 전류원(CS3, CS4) 중 적어도 1개의 동작시의 전류값을 삭감할 수 있다.
3. 전원 회로
도 34에, 본 실시예에 있어서의 전원 회로의 구성예의 블록도를 도시한다. 여기서는, 전자 기기로서, 휴대 전화기의 구성예의 블록도를 도시한다. 도 34에 있어서, 도 1과 동일 부분에는 동일 부호를 붙이고, 적절하게 설명을 생략한다.
휴대 전화기(900)는, 카메라 모듈(910)을 포함한다. 카메라 모듈(910)은, CCD 카메라를 포함하며, CCD 카메라로 촬상한 화상의 데이터를, YUV 포맷으로 컨트롤러(540)에 공급한다.
휴대 전화기(900)는, 액정 패널(512)을 포함한다. 액정 패널(512)은, 소스 드라이버(520) 및 게이트 드라이버(530)에 의해서 구동된다. 액정 패널(512)은, 복수의 게이트선, 복수의 소스선, 복수의 화소를 포함한다.
컨트롤러(540)는, 소스 드라이버(520) 및 게이트 드라이버(530)에 접속되어, 소스 드라이버(520)에 대하여 RGB 포맷의 표시 데이터를 공급한다.
전원 회로(542)는, 소스 드라이버(520) 및 게이트 드라이버(530)에 접속되어, 각 드라이버에 대하여, 구동용의 전원 전압을 공급한다.
호스트(940)는, 컨트롤러(540)에 접속된다. 호스트(940)는, 컨트롤러(540)를 제어한다. 또한, 호스트(940)는, 안테나(960)를 통하여 수신된 표시 데이터를, 변복조부(950)에서 복조한 후, 컨트롤러(540)에 공급할 수 있다. 컨트롤러(540)는, 이 표시 데이터에 기초하여, 소스 드라이버(520) 및 게이트 드라이버(530)에 의해 액정 패널(512)에 표시시킨다.
호스트(940)는, 카메라 모듈(910)에서 생성된 표시 데이터를 변복조부(950)에서 변조한 후, 안테나(960)를 통하여 다른 통신 장치로의 송신을 지시할 수 있다.
호스트(940)는, 조작 입력부(970)로부터의 조작 정보에 기초하여 표시 데이터의 송수신 처리, 카메라 모듈(910)의 촬상, 액정 패널(512)의 표시 처리를 행한다.
또한, 본 발명은 상술한 실시예에 한정되는 것은 아니고, 본 발명의 요지의 범위 내에서 여러 가지의 변형 실시가 가능하다. 예를 들면, 표시 패널로서 액정 표시 패널에 적용하는 경우에 대해 설명했지만, 이것에 한정되는 것은 아니다. 또한, 각 트랜지스터를 MOS 트랜지스터로서 설명했지만, 이것에 한정되는 것은 아니다.
또한, 볼티지 폴로워 회로, 상기 볼티지 폴로워 회로를 구성하는 p형 차동 증폭 회로, n형 차동 증폭 회로, 출력 회로, 제1 보조 회로, 제2 보조 회로의 구성도, 상술한 실시예에서 설명한 구성에 한정되지 않고, 이들의 균등한 여러 가지의 구성을 채용할 수 있다.
또한, 본 발명 중 종속 청구항에 따른 발명에 있어서는, 종속처의 청구항의 구성 요건의 일부를 생략하는 구성으로 할 수도 있다. 또한, 본 발명의 하나의 독립 청구항에 따른 발명의 주요부를, 다른 독립 청구항에 종속시킬 수도 있다.
이상, 본 발명에 따르면, 파셜 표시에 의한 저소비 전력화와 칩 면적의 축소화에 수반하는 저코스트화를 실현하는 소스 드라이버, 전기 광학 장치, 전자 기기 및 구동 방법을 제공할 수 있다.

Claims (11)

  1. 전기 광학 장치의 소스선을 구동하기 위한 소스 드라이버로서,
    표시 데이터에 대응한 계조 전압에 기초하여 상기 소스선을 구동하는 임피던스 변환 회로와,
    일단에 비표시 전압이 공급되고, 타단이 상기 임피던스 변환 회로의 출력에 접속된 제1 스위치 회로와,
    상기 임피던스 변환 회로마다 또는 1 화소를 구성하는 복수의 도트수분의 임피던스 변환 회로마다 설치되고, 파워 세이브 데이터가 유지되는 파워 세이브 데이터 유지 회로와,
    1 수평 주사 기간 단위로 변화하는 제1 마스크 제어 신호에 기초하여 상기 파워 세이브 데이터를 마스크하는 제1 마스크 회로를 포함하고,
    상기 제1 마스크 회로의 출력에 기초하여 파워 세이브 제어를 행하는 경우에는, 상기 임피던스 변환 회로의 동작 전류를 정지 또는 제한하여 그의 출력을 하이 임피던스 상태로 설정함과 함께 상기 제1 스위치 회로를 도통 상태로 설정하고,
    상기 제1 마스크 회로의 출력에 기초하여 파워 세이브 제어를 행하지 않는 경우에는, 상기 임피던스 변환 회로가 상기 계조 전압에 기초하여 그의 출력을 구동함과 함께 상기 제1 스위치 회로를 비도통 상태로 설정하는 것을 특징으로 하는 소스 드라이버.
  2. 제1항에 있어서,
    1 수평 주사 기간 단위로 변화하는 제2 마스크 제어 신호에 기초하여 상기 파워 세이브 데이터를 마스크하는 제2 마스크 회로를 포함하고,
    상기 제1 마스크 회로가,
    상기 제1 마스크 제어 신호에 기초하여 상기 제2 마스크 회로의 출력을 마스크하는 것을 특징으로 하는 소스 드라이버.
  3. 제1항 또는 제2항에 있어서,
    상기 임피던스 변환 회로는,
    그의 출력에 부하가 미접속일 때의 위상 여유가 상기 출력에 부하가 접속되었을 때의 위상 여유보다 작은 것을 특징으로 하는 소스 드라이버.
  4. 제1항에 있어서,
    상기 임피던스 변환 회로의 입력 및 출력을 바이패스하기 위한 제2 스위치 회로를 포함하고,
    1 수평 주사 기간 내에 변화하는 구동 기간 지정 신호에 의해 지정되는 1 수평 주사 기간 내의 제1 기간에서는, 상기 제1 마스크 회로의 출력에 기초하여 상기 제2 스위치 회로를 비도통 상태로 함과 함께 상기 임피던스 변환 회로가 상기 계조 전압에 기초하여 그의 출력을 구동하고,
    상기 제1 기간 후의 제2 기간에서는, 상기 제2 스위치 회로를 도통 상태로 함과 함께 상기 임피던스 변환 회로의 동작 전류를 정지 또는 제한하여 그의 출력을 하이 임피던스 상태로 설정하는 것을 특징으로 하는 소스 드라이버.
  5. 제1항에 있어서,
    상기 표시 데이터를 기억하기 위한 표시 데이터 메모리를 포함하고,
    상기 표시 데이터 메모리로부터 판독된 상기 표시 데이터의 소정의 비트가, 상기 파워 세이브 데이터로서 상기 파워 세이브 데이터 유지 회로에 저장되는 것을 특징으로 하는 소스 드라이버.
  6. 제1항에 있어서,
    상기 임피던스 변환 회로는,
    상기 계조 전압이 입력 신호로서 공급되는 볼티지 폴로워 회로와,
    상기 볼티지 폴로워의 출력에 직렬로 접속된 저항 회로를 포함하고,
    상기 볼티지 폴로워 회로가,
    상기 입력 신호 및 상기 볼티지 폴로워 회로의 출력 신호의 차분을 증폭하는 차동부와,
    상기 차동부의 출력에 기초하여 상기 볼티지 폴로워 회로의 출력 신호를 출력하는 출력부를 포함하고,
    상기 저항 회로를 통하여, 상기 소스선을 구동하는 것을 특징으로 하는 소스 드라이버.
  7. 제6항에 있어서,
    상기 차동부의 출력의 스루레이트가,
    상기 출력부의 출력의 스루레이트와 동일하거나 또는 상기 출력부의 출력의 스루레이트보다 큰 것을 특징으로 하는 소스 드라이버.
  8. 복수의 소스선과,
    복수의 게이트선과,
    각 스위칭 소자가 상기 복수의 게이트선의 1개 및 상기 복수의 소스선의 1개에 접속되는 복수의 스위칭 소자와,
    상기 복수의 게이트선을 주사하는 게이트 드라이버와,
    상기 복수의 소스선을 구동하는 제1항, 제2항, 제4항, 제5항, 제6항, 제7항 중 어느 한 항의 소스 드라이버를 포함하는 것을 특징으로 하는 전기 광학 장치.
  9. 제8항의 전기 광학 장치를 포함하는 것을 특징으로 하는 전자 기기.
  10. 전기 광학 장치의 소스선을 구동하기 위한 구동 방법으로서,
    표시 데이터에 대응한 계조 전압에 기초하여 상기 소스선을 구동하는 임피던스 변환 회로마다 또는 1 화소를 구성하는 복수의 도트수분의 임피던스 변환 회로마다 파워 세이브 데이터를 유지하고,
    1 수평 주사 기간 단위로 변화하는 제1 마스크 제어 신호에 기초하여 상기 파워 세이브 데이터를 마스크한 결과에 기초하여, 상기 임피던스 변환 회로의 동작 전류를 정지 또는 제한하여 그의 출력을 하이 임피던스 상태로 설정함과 함께 상기 임피던스 회로의 출력에 비표시 전압을 공급하거나, 혹은 상기 임피던스 변환 회로가 상기 계조 전압에 기초하여 그의 출력을 구동하는 것을 특징으로 하는 구동 방법.
  11. 제10항에 있어서,
    1 수평 주사 기간 단위로 변화하는 제2 마스크 제어 신호에 기초하여 상기 파워 세이브 데이터를 마스크한 결과를, 상기 제1 마스크 제어 신호에 기초하여 마스크하고,
    상기 제1 마스크 제어 신호에 기초한 마스크 결과에 기초하여, 상기 임피던스 변환 회로의 동작 전류를 정지 또는 제한하여 그의 출력을 하이 임피던스 상태로 설정함과 함께 상기 임피던스 회로의 출력에 비표시 전압을 공급하거나, 혹은 상기 임피던스 변환 회로가 상기 계조 전압에 기초하여 그의 출력을 구동하는 것을 특징으로 하는 구동 방법.
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