JP2011008080A - 駆動回路 - Google Patents

Abstract

【課題】ビデオ出力が変動した場合でも、適切な電位が出力されている状態でサンプリングを行う。
【解決手段】本発明の一態様に係る駆動回路は、階調回路１０２、増幅回路１０３、比較回路１０４、タイミング調整回路１０７を備える。階調回路１０２は、階調データから階調電位を生成する。増幅回路１０３は、階調電位からビデオ出力を生成する。比較回路１０４は、階調電位とビデオ出力とを比較し、比較結果を出力する。タイミング調整回路１０７は、比較結果に基づいて、ビデオ出力をサンプリングするためのサンプリングタイミング信号を調整して、調整後サンプリングタイミング信号を生成する。
【選択図】図１

Description

本発明は駆動回路に関し、特に、液晶表示装置を駆動する駆動回路に関する。

時分割方式の液晶表示装置の場合、１画素毎にビデオ出力信号が変化するため、１画素毎にビデオ出力信号のサンプリングが実行される。アナログ電圧のビデオ出力信号は、液晶表示装置側の負荷によって波形がなまるため、タイミング調整を行い、適切な電位が出力されている状態でサンプリングを実行することが必要である。

液晶表示装置の製造上のばらつきや、サイズや種類の変更等によって、負荷の値が変わった場合、また、動作スピードが変った場合には、再度適切なサンプリングタイミングに変更することが必要である。

従来、サンプリングタイミングの調整は、ビデオ出力特性を確認したのち、最適なタイミング調整を行い、サンプリングタイミングを決定していた。図８に、特許文献１に記載の表示駆動回路の構成を示す。

図８に示すように、水平方向には複数のゲートライン１１０が所定間隔をおいて配置され、垂直方向には複数のデータライン１２０が所定間隔をおいて配置されている。これらゲートライン１１０、データライン１２０によって、マトリクス状に配置された画素が仕切られている。

各ゲートライン１１０とデータライン１２０の交点には、ゲートがゲートライン１１０に接続され、ドレインがデータライン１２０に接続されたスイッチング素子であるＴＦＴ２０が設けられている。ＴＦＴ２０のソースには、補助容量ＳＣが接続されるとともに、液晶画素１０が接続されている。補助容量ＳＣの他端はＶｓｃに接続され、液晶画素１０の他端はＶｃｏｍに接続されている。

各ゲートライン１１０は、Ｖ系ドライバ２００が接続されている。Ｖ系ドライバ２００は、各ゲートライン１１０に対応してシフトレジスタ２１０とバッファ２２０を有している。シフトレジスタ２１０は垂直方向に直列接続されており、１Ｈ（水平走査期間）に対応するパルス信号であり、垂直走査の開始を示す信号ＳＴＶを転送する。

これによって、各ゲートライン１１０が１Ｈに順次Ｈｉｇｈレベルになる。なお、バッファ２２０は、シフトレジスタ２１０の出力の電流能力を高め、容量性負荷であるドレインライン（データライン）に充放電する能力を高めるものである。このようにして、Ｖ系ドライバ２００によって、ゲートライン１１０が１Ｈに順次Ｈｉｇｈレベルとなり、対応するＴＦＴ２０がオンになる。

一方、データライン１２０には、Ｈ系ドライバ３００が接続されている。Ｈ系ドライバ３００は、水平方向のシフトレジスタ３１０と、このシフトレジスタ３１０によりオンオフされるスイッチ３２０を各データライン１２０に対応して有している。スイッチ３２０は、ビデオ信号ライン３３０とデータライン１２０との間に配置されている。

シフトレジスタ３１０は、ビデオ信号ライン３３０で伝送されるビデオ信号（表示データ）のドット（画素）ごとのタイミングを示す信号ＣＫＨ（以下単にＣＫＨという）をクロックとして、水平方向の表示データの開始タイミングを示す信号ＳＴＨを順次転送する。また、シフトレジスタ３１０は、ＣＫＨに同期してサンプリングパルスを生成し、スイッチ３２０に供給する。なお、サンプリングパルスは、例えばＣＫＨの２周期分だけＨｉｇｈになるパルスである。

表示データのドット（画素）ごとにＨｉｇｈレベルとなるシフトレジスタ３１０からのサンプリングパルスに同期して、対応するスイッチ３２０が開く。これによって、ビデオ信号ライン３３０で伝送される表示データがデータライン１２０に順次供給される。なお、実際には、１つのビデオ信号を複数のビデオ信号に分割し、これを並列して取り込んだり、ＲＧＢの信号を並列して取り込んだりして、それぞれのビデオ信号に対応するデータラインに同時に書き込む場合もある。

このように、Ｖ系ドライバ２００によってゲートライン１１０が１Ｈごとに順次Ｈｉｇｈレベルにされ、データライン１２０に１画素ごとの表示データが順次供給されることで、各画素の補助容量ＳＣ及び液晶画素１０に各画素の表示データに対応する表示信号が順次印加され、画面表示がなされる。

上述のようにビデオ信号ライン３３０の表示データは、ＣＫＨによって決定されるタイミングで、順次スイッチ３２０を介しデータライン１２０に供給される。従って、ビデオ信号ライン３３０の表示データ（ビデオ信号）と、サンプリングパルスを生成する基になるＣＫＨは同期していなければならない。

しかし、サンプリングパルスはシフトレジスタ３１０で生成され、スイッチ３２０に供給されるものであり、スイッチ３２０に至るまでには遅延が生じる。さらに、図示は省略したが、外部からのＣＫＨは直接シフトレジスタ３１０に入力されるのではなく、実際には容量性負荷や、複数のインバータ、レベルシフタなどを介し、シフトレジスタ３１０に供給される。また、シフトレジスタ３１０の出力とスイッチ３２０との間にバッファが設けられる場合もある。

従って、スイッチ３２０を駆動するサンプリングパルスは、外部から供給されたＣＫＨに対しある程度遅延したものになっている。このパネル内の遅延時間は、各ＬＣＤパネルによって異なり、また１つのＬＣＤパネルにおいても経時的に変化する場合がある。その結果、外部から供給されるビデオ信号との同期が崩れる場合がある。そのため、遅延セレクタ４０により、遅延量を調整し、この調整を受けたＣＫＨがシフトレジスタ３１０に供給されるようになっている。

図９に特許文献１に記載の遅延検出回路５０の構成を示し、図１０に遅延検出波形を示す。遅延検出回路５０が遅延を検出し、検出した遅延量によって遅延セレクタ４０における遅延量を制御する。

ＣＫＨと、信号ＳＴＶは、基準パルス発生部５２に入力される。基準パルス発生部５２は、ＳＴＶが入力されるフリップフロップ５２ａと、フリップフロップ５２ａの出力が入力されるフリップフロップ５２ｂと、フリップフロップ５２ｂの出力を反転するインバータ５２ｃと、インバータ５２ｃの出力とフリップフロップ５２ａの出力とのナンドをとるナンドゲート５２ｄと、ナンドゲート５２ｄの出力を保持するフリップフロップ５２ｅからなっている。フリップフロップ５２ａ、５２ｂ、５２ｅのクロック入力端にＣＫＨが入力されている。

図１０に示すように、１フレームの最初にＳＴＶがＨｉｇｈレベルになった後のＣＫＨの立ち上がりで、フリップフロップ５２ａにＨｉｇｈレベルが取り込まれる。そのときフリップフロップ５２ｂの出力はＬｏｗレベルであるため、ナンドゲート５２ｄの出力はＬｏｗになる。次のＣＫＨの立ち上がりにおいて、フリップフロップ５２ｂがＨを取り込むため、ナンドゲート５２ｄの出力はＨｉｇｈとなる。

そして、垂直帰線期間まで、基準パルスはＨｉｇｈのままである。従って、ナンドゲート５２ｄの出力は、１フレームの最初においてＣＫＨの１周期の期間だけＬｏｗレベルになる信号となる。そして、このナンドゲート５２ｄの出力がフリップフロップ５２ｅに取り込まれる。このため、その出力である基準パルスは、ナンドゲート５２ｄの出力がＨｉｇｈになるときからＣＫＨの１周期の期間だけＬｏｗの信号になる。

この基準パルスは、遅延検出部５４に入力される。この遅延検出部５４には、直列接続された７つの遅延部材５４ａ〜５４ｇが設けられている。また、遅延検出部５４は、遅延部材５４ｅ〜５４ｇの出力のそれぞれと基準パルスのノアをとる３つのノアゲート５４ｈ〜５４ｊを有している。

なお、この遅延検出部５４は、ＣＫＨによるスイッチ３２０の駆動における遅延量を模擬するために、ＣＫＨのＬＣＤパネルへの入力端からスイッチ３２０に至るまでの経路にある部材と同様の部材から構成されている遅延部材５４ａ〜５４ｄと、遅延量が基準パルスの１周期程度になるように調整するための遅延部材５４ｅ〜５４ｇからなっている。

ＣＫＨのＬＣＤパネルへの入力端からスイッチ３２０に至るまでの経路にある部材としては、レベルシフタ、レベルシフタのバッファ、シフトレジスタ、シフトレジスタのバッファなどがある。部材５４ａ〜５４ｄは、これらの部材と同様の部材とする。また、配線の負荷なども考慮することが好適である。もちろんＣＫＨの遅延と同様の遅延を与えることができればこの限りではなく、あらゆる遅延回路でＣＫＨの遅延を模擬することができる。しかし、ＣＫＨの経路を構成する素子の製造ばらつきや経時変化を考慮すると、実際の回路と同様の部材を有する回路で模擬することが好ましい。

遅延検出部５４における遅延量が小さい、すなわち模擬した回路の遅延量が小さい場合には、遅延部材５４ｅの出力及び基準パルスの両方がＬｏｗの期間が生じる。一方、遅延検出部５４における遅延量が大きい、すなわち模擬した回路の遅延量が大きい場合には、遅延部材５４ｅの出力においてもその出力及び基準パルスの両方がＬｏｗの期間が生じないことになる。

このように、遅延検出部５４では、複数の遅延信号との比較によって、遅延量を検出する。従って、カウンタなどを必要とせず、遅延量の検出が行える。従って、回路規模をコンパクトにすることができる。

遅延検出部５４の３つのノアゲート５４ｈ〜５４ｊの出力は、ラッチ回路５６に入力される。このラッチ回路５６には、基準パルス発生部５２のナンドゲート５２ｄの出力がインバータ５８を介し供給されている。

ラッチ回路５６には、２つのナンドゲートからなる３つのラッチ５６ａ〜５６ｃが設けられている。ラッチ５６ａ〜５６ｃには、ノアゲート５４ｈ〜５４ｊからの信号がセット信号としてそれぞれ供給され、インバータ５８からの信号がリセット信号として供給されている。

各ラッチ５６ａ〜５６ｃは、それぞれ２つのノアゲート５６−１、５６−２からなっている。ノアゲート５６−１には遅延検出部５４のノアゲート５４ｈ〜５４ｊの出力がそれぞれ入力され、ノアゲート５６−２にはインバータ５８の出力がそれぞれ入力されている。ノアゲート５６−１の出力がノアゲート５６−２に入力され、ノアゲート５６−２の出力がノアゲート５６−１に入力されている。ノアゲート５６−２の出力がラッチ回路５６ａ〜５６ｃの出力になっている。

ラッチ回路５６は、インバータ５８からのＨｉｇｈレベルの信号が１フレーム（フィールド）の最初に供給され、これによってすべてのラッチ５６ａ〜５６ｃがリセットされる。そして、遅延検出部５４のノアゲート５４ｈ〜５４ｊからの信号が、各ラッチ５６ａ〜５６ｃに入力保持される。

遅延が小さい場合、３つのノアゲート５４ｈ〜５４ｊのすべてからＨｉｇｈが出力され、これが３つのラッチ５６ａ〜５６ｃに保持される。遅延が大きい場合、３つのノアゲート５４ｈ〜５４ｊのいずれからもＨが出力されず、３つのラッチ５６ａ〜５６ｃともＬｏｗのままになる。また、遅延の度合いによって、遅延が比較的小さい場合には２つのラッチ５６ａ、５６ｂにＨｉｇｈが保持され、遅延が比較的大きい場合には１つのラッチ５６ａにのみＨｉｇｈが保持される。

このように、ラッチ５６の出力は、遅延量の大きさに応じて、遅延量が小さい場合から順に「ＨＨＨ」「ＨＨＬ」「ＨＬＬ」「ＬＬＬ」となる。このようなラッチ回路５６の出力は、デコーダ６０に入力される。デコーダ６０は、入力される３つの信号から４つの信号を出力する。

まず、ラッチ５６ａの出力は、そのまま信号Ａとして出力される。また、このラッチ５６ａの出力は、ナンドゲート６０ａ、６０ｂ、６０ｃにも入力される。ラッチ５６ｂの出力は、ナンドゲート６０ｂ、６０ｃにそのまま入力されるとともに、インバータ６０ｄで反転されてナンドゲート６０ａに入力される。また、ラッチ５６ｃの出力は、ナンドゲート６０ｃにそのまま供給されるとともに、インバータ６０ｅで反転されてナンドゲート６０ｂに入力されている。

そして、ラッチ５６ａの出力がそのまま出力Ａ、ナンドゲート６０ａ〜６０ｃの出力がそれぞれ出力Ｂ、Ｃ、Ｄとなっている。従って、出力Ａ、Ｂ、Ｃ、Ｄは、ラッチ回路の３つの出力に対応して次のようになる。「ＨＨＨ」→「ＨＨＨＬ」、「ＨＨＬ」→「ＨＨＬＨ」、「ＨＬＬ」→「ＨＬＨＨ」、「ＬＬＬ」→「ＬＨＨＨ」が出力されることになる。

このように、特許文献１では、ビデオ信号の遅延遅れに相当する遅延を遅延検出部で生成し、基準パルス発生部からの基準パルスとの比較を行ない、その比較結果からビデオ信号の遅延と同等の遅延を遅延セレクタで生成し、ビデオ信号を表示装置に送るクロックに与えることでビデオ信号とビデオ信号の表示装置に送るクロックとのタイミング調整を実現している。

特開２００２−１８２６０５号公報

特許文献１では、液晶表示装置のサイズや種類の変更等によって負荷の値が変わった場合ビデオ信号のタイミングが変化するため、サンプリングタイミングの調整ができず、画像表示の乱れなどを生じる問題がある。

また、遅延検出部５４にも製造ばらつきがあるため、製品により検出した結果が異なる場合があり、遅延検出した結果により遅延を与える遅延セレクタ４０もばらつきがあるため製品によりサンプリングパルスの遅延値が大きく異なる場合があり、調整が困難であるという問題もある。

本発明の一態様に係る駆動回路は、階調データから階調電位を生成する階調回路と、前記階調電位からビデオ出力を生成する増幅回路と、前記階調電位と前記ビデオ出力とを比較し、比較結果を出力する比較回路と、前記比較結果に基づいて、前記ビデオ出力をサンプリングするためのサンプリングタイミング信号を調整して、調整後サンプリングタイミング信号を生成するサンプリングタイミング調整回路とを備える。

このように、サンプリングタイミングの調整を階調電位とビデオ出力との電圧を比較してサンプリングタイミングの調整を行うことにより、ビデオ出力が変動したとしても適切な電位が出力されている状態でサンプリングを実行することができる。

本発明によれば、ビデオ出力が変動した場合でも、適切な電位が出力されている状態でサンプリングを行うことが可能な駆動回路を提供することができる。

実施の形態１に係る駆動回路の構成を示す図である。 実施の形態１に係る駆動回路におけるサンプリングタイミングを調整する方法を説明するためのタイミング図である。 実施の形態２に係る駆動回路の構成を示す図である。 実施の形態２に係る駆動回路におけるサンプリングタイミングを調整する方法を説明するためのタイミング図である。 実施の形態３に係る駆動回路の構成を示す図である。 実施の形態３に係る駆動回路の階調変化あり時のサンプリングタイミング調整方法を説明するタイミング図ある。 実施の形態３に係る駆動回路の階調変化なし時のサンプリングタイミング調整法方法を説明するためのタイミング図である。 特許文献１に記載の表示駆動回路の構成を示す図である。 特許文献１に記載の遅延検出回路の構成を示す図である。 図９に示す遅延検出回路における遅延検出波形である。

実施の形態１．
本発明の実施の形態１に係る駆動回路について、図１を参照して説明する。図１は、本実施の形態に係る駆動回路の構成を示す図である。図１に示すように、本実施の形態に係る駆動回路は、Ｄフリップフロップ（Ｄ−Ｆ／Ｆ）１０１、階調回路１０２、増幅回路１０３、比較回路１０４、発振回路１０５、分周回路１０６、タイミング調整回路１０７を備えている。

本実施の形態に係る駆動回路は、液晶表示装置を駆動するソースドライバ回路であり、サンプリングタイミングを調整する機能を有している。

発振回路１０５はクロック信号である発振回路出力を生成し、分周回路１０６に出力する。分周回路１０６は、発振回路１０５からの発振回路出力に基づいてビデオタイミング信号を生成する。ビデオタイミング信号は、Ｄ−Ｆ／Ｆ１０１に入力される。

Ｄ−Ｆ／Ｆ１０１は、階調データ信号をビデオタイミング信号と同期を取った後、階調回路１０２に入力する。階調回路１０２は、階調データに応じた階調電位を生成する。この階調電位は増幅回路１０３で増幅され、ビデオ出力として出力される。

階調回路１０２で生成された階調電位とビデオ出力とは、比較回路１０４に入力される。比較回路１０４は階調電位とビデオ出力とを比較し、比較結果である検出信号を出力する。ここでは、比較回路１０４は、ビデオ出力が階調電位に達して、ビデオ出力と階調電位とが略等しくなったときに検出信号を出力する。

タイミング調整回路１０７には、サンプリングタイミング信号と、発振回路１０５からの発振回路出力と、比較回路１０４からの検出信号とが入力される。タイミング調整回路１０７は、これらの信号に基づいて、サンプリングタイミング信号を調整し、調整後サンプリングタイミング信号を生成する。本実施の形態では、タイミング調整回路１０７は、階調電位とビデオ信号の比較結果に基づいて、調整後サンプリングタイミング信号の立ち下がりタイミングを変更する。

調整後サンプリングタイミング信号は、サンプリングタイミング信号が立ち上がり、かつ、発振回路１０５からの出力波形の立ち上がりでＨｉｇｈになる。また、調整後サンプリングタイミング信号は、検出信号が立ち上がり、かつ、発振回路１０５の出力波形の立ち下がりでＬｏｗになる。

ここで、図２を参照して、本実施の形態に係る駆動回路におけるサンプリングタイミングの調整方法について説明する。図２は、本実施の形態に係るサンプリングタイミング調整方法を説明するためのタイミング図である。

図２に示すように、時間Ｔ１０において、発振回路１０５の出力を分周したビデオタイミング信号と同期を取った階調データによって、階調電位とビデオ出力が同時に変化する。ビデオ出力は、液晶表示装置の負荷により波形がなまるため、階調電位より立ち上がりに時間を要する。時間Ｔ１２で階調電位とビデオ出力とが同電位になったとき、比較回路１０４より検出信号が出力される。

タイミング調整回路１０７は、時間Ｔ１１のサンプリングタイミング信号の立ち上がりエッジで、調整後サンプリングタイミング信号を立ち上げる。また、時間Ｔ１２の検出信号の立ち上がりエッジで、調整後サンプリングタイミング信号を立ち下げる。時間Ｔ１３〜Ｔ１５では、時間Ｔ１０〜Ｔ１２までの動作を同様に行うことにより、調整後サンプリングタイミング信号を生成することができる。

このように、本実施の形態では、階調電位とビデオ出力の電圧を比較することによって、サンプリングタイミングを決定する。これにより、液晶表示装置の作成時における負荷のばらつきや、ソースドライバ回路起因による出力特性変動の影響でビデオ出力波形がなまった場合でも、ビデオ出力が階調電位に到達した時点で、自動的にサンプリングの終了タイミングを決定し、調整後サンプリングタイミング信号を生成することができる。

これにより、適切なビデオ出力でのサンプリングが可能となる。また、液晶表示装置の種類やサイズを変更した場合でも、期待したビデオ出力になった時点でサンプリングを行うことができ、表示不良等を抑制することが可能となる。

実施の形態２．
本発明の実施の形態２に係る駆動回路の構成について、図３を参照して説明する。図３は、本実施の形態に係る駆動回路の構成を示す図である。なお、図３において、図１と同様な構成要素には同様の符号を付し、適宜説明を省略する。

図２に示すように、本実施の形態では、発振回路１０５、分周回路１０６、タイミング調整回路１０７の代わりに、発振回路２０５、クロック選択回路２０６、タイミング調整回路２０７が設けられている。

発振回路２０５は、発振回路出力と複数の遅延発振回路出力とを含む位相の異なる複数の発振周波数を複数出力する機能を有している。発振回路２０５は、複数の発振周波数のうちの発振回路出力を階調電位からビデオ出力の生成を実行するビデオタイミング信号として用いられる。

クロック選択回路２０６は、クロック選択信号に基づき、発振回路出力よりも移送が遅れた複数の遅延発振回路出力のうちの１つを選択する。クロック選択回路２０６によって選択された１つの遅延発振回路出力が、サンプリングタイミング信号として用いられる。

タイミング調整回路２０７は、サンプリングタイミング信号の立ち上がりで立ち上がり、検出信号の立ち上がりで立ち下がる調整後サンプリングタイミング信号を生成する。すなわち、発振回路出力よりも位相が遅れた遅延発振回路出力の立ち上がりが、調整後サンプリングタイミング信号の立ち上がりタイミングとなる。また、調整後サンプリングタイミング信号の立ち下がりは、実施の形態１と同様に、階調電位とビデオ出力の比較結果に基づいて決定される。

ここで、図４を参照して、本実施の形態に係る駆動回路におけるサンプリングタイミングの調整方法について説明する。図４は、本実施の形態に係るサンプリングタイミングの調整方法を説明するためのタイミング図である。

図４に示すように、本実施の形態では、発振回路２０５からの発振回路出力をビデオタイミング信号として用いるため、発振回路出力とビデオタイミング信号は同様の動作をする。また、クロック選択信号により選択された遅延発振回路出力が、サンプリングタイミング信号として用いられる。

時間Ｔ２０において、ビデオタイミング信号が変化すると同時に、階調電位とビデオ出力が同時に変化する。上述の通り、ビデオ出力は液晶表示装置の負荷により波形がなまるため、階調電位より立ち上がりに時間を要する。時間Ｔ２２において階調電位とビデオ出力が同電位になったとき、比較回路１０４により検出信号が出力される。

調整後サンプリングタイミング信号は、時間Ｔ２１でサンプリングタイミング信号の立ち上がりエッジで立ち上がり、時間Ｔ２２の検出信号の立ち上がりで立ち下がる。時間Ｔ２３からＴ２５は、時間Ｔ２０からＴ２２までの動作と同様に、調整後サンプリングタイミング信号を生成することができる。

発振回路２０５の発振回路出力をそのままビデオタイミング信号とし、発信回路出力の位相を変化させた遅延発振回路出力をサンプリングタイミング信号とすることにより、発振回路出力を分周させる必要がなく、高い動作周波数で動作させることができ、消費電力を抑制することができる。

例えば、実施の形態１で分周回路１０６を８分周とした場合、実施の形態２では、発振回路２０５の動作周波数を１／８にすることができる。この場合、発振回路２０５の生じ電力を１／８に抑えることができる。

実施の形態１では、発振回路１０５から出力される高い周波数のクロックのエッジをカウントしてサンプリングタイミングの調整を行う。本実施の形態では、発振回路２０５が位相の異なる発振周波数を出力しており、周波数を低くすることができる。また、本実施の形態では、遅延発振回路出力をそのままサンプリングタイミング信号とすることができ、クロックエッジに依存せずにサンプリングタイミングの調整を行うことができる。これにより、クロックをカウントする回路が削減でき、実施の形態１と比較するとタイミング調整回路２０７の構成を簡易化することができる。

実施の形態３．
本発明の実施の形態３に係る駆動回路の構成について、図５を参照して説明する。図５は、本実施の形態に係る駆動回路の構成を示す図である。図５に示すように、本実施の形態に係る駆動回路は、実施の形態２と同様の機能を有する発振回路２０５を備えており、比較回路１０４の検出信号とクロック選択信号により選択された遅延発振回路出力を用いて、タイミング調整回路３０７で調整後サンプリングタイミング信号を生成する。

また、発振回路２０５で生成される複数の遅延発振回路出力のうち、クロック選択信号で選択された遅延発振回路出力よりも位相が遅れた遅延発振回路出力がタイミング調整回路３０７に入力される。本実施の形態では、最も遅延が大きい最大遅延発振回路出力がタイミング調整回路３０７に入力される。タイミング調整回路３０７は、サンプリングタイミング信号の立ち上がりで立ち上がり、検出信号の立ち上がり又は最大遅延発信回路出力の立ち上がりのいずれか早いタイミングで立ち下がる調整後サンプリングタイミング信号を生成する。

ここで、図６、７を参照して、本実施の形態に係る駆動回路におけるサンプリングタイミングの調整方法について説明する。図６は、階調変化がある場合のサンプリングタイミングの調整方法を説明するためのタイミング図である。図６に示すように、階調変化がある場合、実施の形態２と同様の動作により調整後サンプリングタイミング信号を生成するため説明は省略する。

図７は、階調変化がない場合のサンプリングタイミングの調整方法を説明するためのタイミング図である。図７に示すように、階調データの変化がない場合、階調電位もビデオ出力も一定の電圧から変化がない。この場合、検出信号が出力されず、調整後サンプリングタイミング信号の立ち下がりの基準がないため、別途立下りの基準となる信号を設ける必要がある。

本実施の形態においては、階調変化がない場合に、発振回路２０５により生成される複数の遅延発信回路信号のうち、最も遅延が大きい最大遅延発振回路出力を調整後サンプリングタイミング信号の立ち下がりの基準とする。従って、階調変化がない場合は、調整後サンプリングタイミング信号は、時間Ｔ３２の最大遅延発振回路出力の立ち上がりでたち下がる。

すなわちタイミング調整回路３０７は、検出信号又は最大遅延発信回路出力のいずれか早いほうに基づいて、調整後サンプリングタイミング信号の立ち下がりを決定する。これにより、ビデオ信号の変化によらずに、１画素に１回サンプリングを実行することが可能となる。

以上説明したように、本発明によれば、サンプリングタイミングの調整を電圧比較とすることにより、負荷等によりビデオ出力が変化したとしても最適な調整後サンプリングタイミング信号を生成することができる。

また、位相の異なる複数の発振回路出力を生成する発振回路を用いることにより、タイミング調整の分解能を減らすことなく、発振回路周波数を低く設計でき、発振回路の低消費電力化を測ることができる。また、タイミング調整回路においてクロックをカウントする回路が削減でき、回路構成を簡易化できる。

さらに、タイミング調整回路において比較回路の検出信号と遅延発振回路出力の両方を用いて調整後サンプリングタイミング信号の立ち下がりタイミングを決定することにより、階調変化がない場合でも適切な調整後サンプリングタイミング信号を生成することが可能である。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１０１ Ｄ−Ｆ／Ｆ（Ｄフリップフロップ）
１０２ 階調回路
１０３ 増幅回路
１０４ 比較回路
１０５ 発振回路
１０６ 分周回路
１０７ タイミング調整回路
２０５ 発振回路
２０６ クロック選択回路
２０７ タイミング調整回路
３０７ タイミング調整回路

Claims (5)

1. 階調データから階調電位を生成する階調回路と、
   前記階調電位からビデオ出力を生成する増幅回路と、
   前記階調電位と前記ビデオ出力とを比較し、比較結果を出力する比較回路と、
   前記比較結果に基づいて、前記ビデオ出力をサンプリングするためのサンプリングタイミング信号を調整して、調整後サンプリングタイミング信号を生成するサンプリングタイミング調整回路と、
   を備える駆動回路。
2. 前記比較回路は、前記階調電位と前記ビデオ信号とが略等しくなったときに前記比較結果を出力することを特徴とする請求項１に記載の駆動回路。
3. 前記サンプリングタイミング調整回路は、前記比較結果に基づいて前記調整後サンプリングタイミング信号の立ち下がりタイミングを変更することを特徴とする請求項１又は２に記載の駆動回路。
4. 位相の異なる複数の出力を持った発振回路をさらに備え、
   前記複数の出力のうちの第１出力を、前記階調電位から前記ビデオ出力の生成を実行するするビデオタイミング信号とし、
   前記第１出力よりも位相が遅れた第２出力の立ち上がりを、前記調整後サンプリングタイミング信号の立ち上がりタイミングとすることを特徴とする請求項１、２又は３に記載の駆動回路。
5. 位相の異なる複数の出力を持った発振回路をさらに備え、
   前記複数の出力のうちの第１出力を、前記階調電位から前記ビデオ出力の生成を実行するビデオタイミング信号とし、
   前記第１出力よりも位相が遅れた第２出力の立ち上がりを、前記調整後サンプリングタイミング信号の立ち上がりタイミングとし、
   前記比較結果の立ち上がり、又は、前記第２信号よりも位相が遅れた第３出力の立ち上がりのいずれか早いほうを前記調整後サンプリングタイミング信号の立ち下がりタイミングとすることを特徴とする請求項１又は２に記載の駆動回路。

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