JP2011529672A - 数ギガビットアナログ−デジタル変換器 - Google Patents

数ギガビットアナログ−デジタル変換器 Download PDF

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Abstract

高速で動作するためのアナログ−デジタル変換器は、マイクロコンパレータ／サンプラ、符号器、および選択器を有して実装されることができる。マイクロコンパレータは、受信機／送受信機システムのアンテナからの入力と、トランジスタ対と、リセットトランジスタと、縦続接続されたインバータと、インバータ回路と、バッファと、Ｄフリップフロップ回路とを含む。並列に設置されたマイクロコンパレータ／サンプラの数に応じて、多数のビットを生成することができる。例えば、１５個の異なるマイクロコンパレータ／サンプラからの１５個のビットを、１５ビットから４ビットへの符号器へ挿入して、４つのビットを生成することができる。

Description

（背景）
（１．発明の分野）
本発明の実施形態は、アナログ−デジタル変換器に関し、より具体的には、数ギガビットアナログ−デジタル変換器に関する。
（２．関連技術の説明）
データは、デジタル変調を使用して無線伝送されることができる。典型的には、受信機は無線信号を受信し、無線信号は、最終的に、サンプリングを使用してデジタル化され、次いで、デジタル信号プロセッサに供給される。具体的には、図１に図示するように、無線信号は、アンテナ１０５によって受信され、ダウンコンバートされ、次いで、高分解能アナログ−デジタル変換器（Ａ／Ｄ）１１０によってサンプリングされ、最後に、デジタル信号プロセッサ（ＤＳＰ）１１５によって処理される。
デジタル信号を伝送することは、低速のデータに効率的である。例えば、デジタル変調および復調を使用して伝送することは、５０メガビット／秒（Ｍｂｐｓ）未満で無線伝送されるデータに好ましい。より速い速度、すなわち、５０Ｍｂｐｓを超える速度で伝送することが望ましい場合、多くの問題があるため、デジタル復調は、従来では望まれていない。例えば、デジタル復調について高分解能かつ高速のＡ／ＤおよびＤＳＰの両方の必要性があるために、受信機は、高価で高電力消費になり、望ましくない大きな設置面積を必要とする。
記憶装置、２地点間映像、ＨＤＴＶ、および無線パーソナルエリアネットワーク（ＷＰＡＮ）用途の間の高速データ転送のために５７〜６４ＧＨｚの無認可周波数帯域（例えば、世界的に５９〜６４ＧＨｚ）を数ギガビット無線伝送が使用するという観点での高い潜在性に起因して、アナログ技法を使用するか、または高分解能かつ高速のＡ／Ｄを開発するかのいずれかに切り替えることが望ましい。
概して、極めて高速なＡ／Ｄは、ベースバンド信号をサンプリングするために必要とされ、従来では、利用可能なソリューションが存在しない。さらに、数ギガビット信号の場合、毎秒１ギガサンプル（Ｇｓｐｓ）を超えるサンプリングレートを呈するＡ／Ｄの実装は、望ましくない高電力消費をもたらす。
高速Ａ／Ｄは、高性能のコンパレータ、高性能のサンプルホールド回路、および高性能の符号器回路を必要とする。近年、閾値反転コンパレータは、超低電力かつ高速動作のための潜在的に有望なソリューションとして調査されている。残念ながら、このようなソリューションは、固有の利点を維持するために、サンプルホールド回路および符号器回路のための新しいアーキテクチャを必要とする。
ゆえに、小型でロバストで電力効率の良いソリューションを提供するために、改良されたＡ／Ｄが必要とされる。本発明が主に対象とするのは、このような方法、デバイス、およびシステムである。
簡潔に説明すると、本発明の実施形態は、アナログ−デジタル変換器に関する。
一実施形態では、低電力で超高速の回路は、コンパレータおよびサンプリング機能を組み合わせて、毎秒数ギガのサンプリング（Ｇｓｐｓ）動作を可能にする。さらに、本回路は、高速の１５ビットから４ビットへの符号器回路およびインターリーブされたトポロジと組み合わせて、好ましくはＣＭＯＳ（相補型金属酸化膜半導体）９０ナノメートル（ｎｍ）技術ノードで、約４Ｇｂｐｓ（ギガビット／秒）で動作する、４ビットから５ビットへのアナログ−デジタルソリューションを可能にすることができる。本回路は、約３ミリワット（ｍＷ）未満のトータル電力を消費するように適合されることができる。
アナログ−デジタル変換器は、マイクロコンパレータ／サンプラ（インバータベースの温度計）、符号器、および選択器を含むことができる。
例示的実施形態では、マイクロコンパレータ／サンプラは、リセットトランジスタと、縦続接続されたインバータと、インバータ回路と、バッファ回路と、Ｄフリップフロップ回路とを含む。リセットトランジスタは、第１のゲート、第１のドレーン、および第１のソースを備え、クロック信号に基づいてリセットするように適合される。縦続接続されたインバータは、デジタル信号を生成するために縦続接続で配置される少なくとも２つのインバータを備える。縦続接続されたインバータは、リセットトランジスタの第１のドレーンに連結される第１の入力と、第１の出力とを含む。インバータ回路は、並列関係にて相互に連結される複数のインバータを備える。さらに、インバータ回路は、縦続接続されたインバータの出力に連結される第１の入力と、第１の出力とを備える。バッファ回路は、並列関係にて相互に連結される複数のバッファを備える。加えて、バッファ回路は、インバータ回路の第１の出力に連結される第１の入力と、第１の出力とを備える。Ｄフリップフロップ回路は、Ｄ入力、Ｑ出力、ｎｏｔＱ出力、およびＣＬＫ出力を備える。ＤフリップフロップのＤ入力は、バッファ回路の第１の出力に連結され、ＤフリップフロップのＣＬＫ出力は、リセットトランジスタのゲートに連結される。
複数のマイクロコンパレータ／サンプラは、並列に配置されることができる。例えば、１５個のこのようなマイクロコンパレータ／サンプラが並列に設置される場合、１５個のビットを生成することができ、また、これらのビットは、１５ビットから４ビットへの符号器を介して４つのビットに減るように変換される。
本発明のこれらおよび他の目的、特徴、および利点は、添付の図面とともに以下の明細書を熟読すると、より明らかになる。
図１は、従来の受信機または送受信機のシステム図である。 図２は、本発明の例示的実施形態に従う、マイクロコンパレータ／サンプラのブロック図である。 図３は、本発明の例示的実施形態に従う、マイクロコンパレータ／サンプラの略図である。 図４は、本発明の例示的実施形態に従う、マイクロコンパレータ／サンプラの別の略図である。 図５は、本発明の例示的実施形態に従う、ｎビットマイクロコンパレータ／サンプラの略図である。 図６は、本発明の例示的実施形態に従う、高速の１５ビットから４ビットへの符号器の略図である。 図７は、本発明の例示的実施形態に従う、選択器回路の符号器の略図である。 図８は、本発明の例示的実施形態に従う、インターリーブされたアナログ−デジタルアーキテクチャのブロック図である。 図９は、本発明の例示的実施形態に従う、サンプラ回路の過渡応答のグラフ表示である。 図１０は、本発明の例示的実施形態に従う、５ビットインタリーバアナログ−デジタルアーキテクチャのブロック図である。
（詳細な説明）
本発明の種々の実施形態は、アナログ信号をデジタル信号に変換するためのデバイス、方法、およびシステムに関する。
例示的実施形態では、低電力で高速の回路は、コンパレータおよびサンプリング機能を組み合わせて、毎秒数ギガサンプル（Ｇｓｐｓ）の動作を可能にする。本回路は、所望のビット数を変化させるように、符号器およびインタリーバトポロジと組み合わせられるように適合されることができる。
アナログ−デジタル変換器は、従来の受信機または送受信機システムにおいて実装されることができる。
初めに図１を参照すると、従来の受信機／送受信機のシステム図が示される。システム１００は、アンテナ１０５、アナログ−デジタル変換器１１０、およびデジタル信号プロセッサ１１５を含む。アンテナ１０５は、特定の周波数を受信するように合わせられる。例えば、アンテナは、無認可周波数帯域、例えば、約５７〜６４ギガヘルツ（ＧＨｚ）で信号を受信するように合わせられることができる。このように、アンテナは、アナログ無線信号を受信する。この受信した信号は、ダウンコンバータ１０８を介してダウンコンバートされ、アナログ−デジタル変換器１１０の入力１０９に連結されることができる。アナログ−デジタル変換器（Ａ／Ｄ）は、システム１００のＡ／Ｄ１１０において実装されることができる。Ａ／Ｄ１１０から生成された出力信号１１１は、デジタル信号プロセッサ１１５に連結され、デジタル信号プロセッサ１１５は、デジタル信号処理のための、しばしば実時間計算のためのマイクロプロセッサである。
このように述べたが、本発明の実施形態の原理および特徴の理解を容易にするために、以降、これらについて、図示的実施形態における実装を参照して説明する。具体的には、本発明の実施形態は、高速用途のためのアナログ−デジタル変換器であることに照らして説明される。
しかしながら、実施形態は、高速用のアナログ−デジタル変換器としてのその使用に限定されない。むしろ、これらの実施形態は、アナログ−デジタル変換器が所望または必要とされる場合に使用されることができる。したがって、アナログ−デジタル変換器として以降に説明するデバイス、システム、および方法はまた、高速用途以外の他の用途のための実用性も見出すことができる。
本発明の種々の要素を組成するものとして以降に説明する材料は、例証的であり、制限的ではないように意図される。本明細書に説明する材料と同一または類似の機能を果たし得る多くの好適な材料は、本発明の範囲内に包含されるように意図される。本明細書に説明しないこのような他の材料には、例えば、本発明の開発時より後に開発される材料が含まれ得るが、これらに限定されない。
ここで図面を参照すると、アナログ−デジタル変換器の実施形態が詳細に説明され、図面において、同一参照数字は、図面全体を通して同一部分を表わす。
図８に示すように、アナログ−デジタル変換器２００は、マイクロコンパレータ／サンプラ１０（例えば、インバータベースの温度計）、符号器２０、および選択器３０を含むことができる。一実施形態では、アナログ−デジタル変換器２００は、図１のアナログ−デジタル変換器１１０に取って替わることができる。
ここで、図２のブロック図を参照すると、マイクロコンパレータ／サンプラ１０は、アンテナ１０５からの入力１０９と、トランジスタ対２１０と、リセットトランジスタ２２０と、縦続接続されたインバータ２３０と、インバータ回路２４０と、バッファ回路２５０と、Ｄフリップフロップ回路２６０とを含むことができる。
図３は、例示的実施形態におけるマイクロコンパレータ／サンプラ１０の略図を図示する。
リセットトランジスタ２２０は、単一のトランジスタ２２２を備えることができる。リセットトランジスタは、Ｄフリップフロップ２６０から受信したクロック信号に基づいて、トランジスタ対２１０の信号をリセットするように適合される。トランジスタは、ゲート２２４、ドレーン２２６、およびソース２２８を備える。トランジスタ２２２は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む電界効果トランジスタ（ＦＥＴ）であることができる。トランジスタ２２２のソース２２８は、接地２０５に連結される。
縦続接続されたインバータ２３０は、デジタル信号を生成するために縦続接続で配置される少なくとも２つのインバータ２３２および２３４を備える。インバータは、その出力で駆動されるデジタル信号を反転させる論理ゲートである。一般的に、インバータは、ＮＯＴゲートとも呼ばれる。２つのインバータを縦続接続することによって、結果としてＮＯＴ−ＮＯＴ関係がもたらされ、これは、デジタル形式における元々の信号において生成する。縦続接続されたインバータ２３０は、リセットトランジスタ２２０の第１のドレーン２２６に連結される入力２２９と、第１の出力２３５とを含む。具体的には、第１のインバータ２３２および第２のインバータ２３４の両方は、それぞれ、入力および出力を含む。第１のインバータ２３２への入力は、縦続接続されたインバータ２３０への入力２２９である。第１のインバータ２３２の出力は、第２のインバータ２３４の入力に連結される。第２のインバータ２３４の出力は、縦続接続されたインバータ２３０の出力、すなわち、出力２３５である。縦続接続されたインバータ２３０の出力２３５は、インバータ回路２４０の入力２４１に連結される。
インバータ回路２４０は、並列関係にて相互に連結される複数のインバータを備える。インバータ回路２４０は、縦続接続されたインバータ２３０の出力２３５に連結される第１の入力２４１と、出力２４９とを備える。インバータ回路２４０の出力２４９は、バッファ回路２５０の入力２５１に連結される。例示的実施形態では、電気的並列方式にて配置される４つのインバータ２４２、２４４、２４６、および２４８が存在する。当業者が理解し得るように、インバータ回路２４０において並列に連結されるインバータの数は、必要性または用途に基づいて変動してもよい。インバータ回路２４０への入力２４１は、並列インバータ２４２、２４４、２４６、および２４８の各々に連結される。インバータ２４２、２４４、２４６、および２４８の各々の出力は、インバータ回路２４０の出力２４９を生成するように連結される。
バッファ回路２５０は、並列関係にて相互に連結される複数のバッファを備える。バッファ回路２５０は、インバータ回路２４０の出力２４９に連結される入力２５１と、第１の出力２５９とを備える。例示的実施形態では、電気的並列方式にて配置される４つのバッファ２５２、２５４、２５６、および２５８が存在する。バッファ回路２５０への入力２５１は、並列バッファ２５２、２５４、２５６、および２５８の各々の入力に連結される。バッファ２５２、２５４、２５６、および２５８の各々の出力は、バッファ回路２５０の出力２５９を生成するように連結される。
Ｄフリップフロップ回路２６０は、クロックＣＬＫ信号の立ち上がりエッジ毎にＤ入力の値をＱ出力に転送する順序デバイスである。したがって、Ｄフリップフロップ回路２６０は、Ｄ入力２６２、Ｑ出力２６４、ｎｏｔＱ出力２６６、およびＣＬＫ出力２６８を備える。Ｄフリップフロップ回路２６０のＤ入力２６２は、バッファ回路２５０の出力２５９に連結され、Ｄフリップフロップ回路２６０のＣＬＫ出力２６８は、リセットトランジスタ２２０のゲート２２４に連結される。Ｑ出力２６４は、マイクロコンパレータ／サンプラ１０の出力Ｉｏである。
マイクロコンパレータ／サンプラ１０は、閾値コンパレータとして作用するトランジスタ対２１０をさらに含むことができる。閾値コンパレータは、リセットトランジスタ２２０を介してクロック信号に同期化されることができる。同期化によって、入力信号１０９がクロックに同期化されずに高閾値または低閾値を交差する際に発生し得るエラーが排除される。例示的実施形態では、トランジスタ対２１０は、２つのトランジスタ２１２および２１４を含むことができる。第１のトランジスタ２１２は、ゲート２１２ｇ、ドレーン２１２ｄ、および第２のソース２１２ｓを含む。第２のトランジスタ２１４は、ゲート２１４ｇ、ドレーン２１４ｄ、およびソース２１４ｓを含む。第１のトランジスタ２１２のゲート２１２ｇおよび第２のトランジスタ２１４のゲート２１４ｇは、相互に連結される。加えて、第１のトランジスタ２１２のソース２１２ｓは、第２のトランジスタ２１４のドレーン２１４ｄに連結され、これらは、リセットトランジスタ２２０のドレーン２２６に連結される。第２のトランジスタ２１４のソース２１４ｓは、接地２０５に連結される。そして、第１のトランジスタ２１２のドレーン２１２ｄは、Ｖｄｄ等の電圧に連結されることができる。
ここで図４を参照すると、マイクロコンパレータ／サンプラ１０は、キャパシタ２７０および抵抗器回路２８０をさらに含むことができる。一実施形態では、キャパシタ２７０および／または抵抗器回路２８０は、アナログ−デジタル変換器２００とともにオンチップであることができる。
キャパシタ２７０は、第１の接続部２７１および第２の接続部２７２を含む。第１の接続部２７１は、マイクロコンパレータ／サンプラ１０の入力１０９に連結され、第２の接続部２７２は、抵抗器回路２８０に連結される。例示的実施形態では、キャパシタ２７０の容量は、約１０ｐＦ（ピコファラッド）であることができる。
抵抗器回路２８０は、第１の抵抗器２８２および第２の抵抗器２８５を備えることができる。例示的実施形態では、抵抗器２８２および２８５は、相互に並列であることができる。第１の抵抗器２８２は、第１の接続部２８３および第２の接続部２８４を含む。第１の抵抗器２８２の第１の接続部２８３は、Ｖｄｄ等の第１の電圧に連結される。第１の抵抗器２８２の第２の接続部２８４は、第１のキャパシタ２７０の第２の接続部２７２に連結される。さらに、第２の抵抗器２８５は、第１のキャパシタ２８２の第２の接続部２８４に連結されている第１の接続部２８６を含み、これらは、最終的に、トランジスタ２１２および２１４のそれぞれのゲート２１２ｇおよび２１４ｇに接続される。第２の抵抗器２８５の第２の接続部２８７は、接地２０５に連結される。
マイクロコンパレータ／サンプラ１０への入力電圧１０９がインバータ回路２５０の閾値電圧に到達すると、出力段が変化する。閾値電圧は、トランジスタ対２１０の比率、すなわち、以下に示すようなβｐ／βｎに依存し得、
式中、ＫｎおよびＫｐは、定数であり、ＶｔｐおよびＶｔｎは、トランジスタ対の閾値電圧である。
単一のマイクロコンパレータ／サンプラ１０は、単一のビットを生成する。図５に図示するように、多数のマイクロコンパレータ／サンプラ１０を並列に接続して、多数のビットを形成することができる。例えば、図示するように、ｎ個のビットが、複数のマイクロコンパレータ／サンプラ回路１０を並列に接続することによって生成されることができる。概して、これは、高速温度計１２と呼ばれ得る。例示的実施形態では、１５個のマイクロコンパレータ／サンプラ１０を並列関係にて接続することができる。
各マイクロコンパレータ／サンプラは、入力信号の量子化を提供するために、異なるβｐ／βｎ比率で設計される。例えば、入力の量子化に対する比率は、５、１０、１５、または５０ｍＷ毎であることができるが、これらに限定されない。以下の表１は、約４８０から５６０ｍＶまで変動する入力信号（Ｖｉｎ）のためのトランジスタ寸法の例を示す。また、表１において、Ｗｎは、０．５ｕｍ（すなわち、フィンガー）に固定され、
である。
ここで図９を参照すると、２Ｇｓｐｓ（インターリーブされた４Ｇｂｐｓに同等）のサンプリングレートを使用する、電圧傾斜（４８０ｍＶから５６０ｍＷまで）に対するマイクロコンパレータサンプラ（例えば、表１のインバータＩ−９）の典型的な過渡応答が図示される。第１の列９０５（トップの列）は、閾値反転コンパレータＩ−９の出力における電圧を示す。図示するように、信号は、まだ完全にデジタル化されていない。信号が縦続接続されたインバータ２３０、インバータ回路２４０、およびバッファ回路を通過した後、信号はデジタル化される（列９１０を参照）。クロックＣＬＫ信号は、列９１５に示される。Ｄフリップフロップ２６０の出力（列９２０に図示する）は、立ち上がりクロックＣＬＫエッジにおいて、デジタル信号（列９１０）の値を「ラッチ」している。
図６は、４ビットアナログ−デジタル変換器を形成するための高速符号器回路６００を図示する。マイクロコンパレータ／サンプラ１０からの信号は、符号器２０で符号化されることができる。具体的には、マイクロコンパレータ／サンプラ１０からの１５個の信号を、図６の１５−４符号器６００に基づいて符号化することができる。
符号器６００は、多数の排他的ＯＲゲートを含む。ゲート６０２、６０４、６０６、６０８、６１０、６１２、６１４、６１６、６１８、６２０、６２２、６２４、６２６、６２８、６３０、６３２、６３４、６３６、６３８、６４０、６４２、６４４、６４６、６４８、および６５０は、排他的ＯＲゲートである。
Ｉ−０およびＩ−８は、排他的ＯＲゲート６０２へ入力され、排他的ＯＲゲート６０２は、信号６０３を生成する。Ｉ−１０およびＩ−２は、排他的ＯＲゲート６０４へ入力され、排他的ＯＲゲート６０４は、信号６０５を生成する。信号６０３および信号６０５は、信号６０７を生成するために、排他的ＯＲゲート６０６へ入力される。
Ｉ−４およびＩ−１２は、排他的ＯＲゲート６０８へ入力され、排他的ＯＲゲート６０８は、信号６０９を生成する。Ｉ−１４およびＩ−６は、排他的ＯＲゲート６１０へ入力され、排他的ＯＲゲート６１０は、信号６１１を生成する。信号６０９および信号６１１は、信号６１３を生成するために、排他的ＯＲゲート６１２へ入力される。
信号６０７および６１３は、信号６１５を生成するために、排他的ＯＲゲート６１４へ入力される。
Ｉ−１およびＩ−９は、排他的ＯＲゲート６１６へ入力され、排他的ＯＲゲート６１６は、信号６１７を生成する。Ｉ−１３およびＩ−５は、排他的ＯＲゲート６１８へ入力され、排他的ＯＲゲート６１８は、信号６１９を生成する。信号６１７および信号６１９は、信号６２１を生成するために、排他的ＯＲゲート６２０へ入力される。
Ｉ−１１およびＩ−３は、排他的ＯＲゲート６２２へ入力され、排他的ＯＲゲート６２２は、信号６２３を生成する。Ｉ−７および接地６０１は、排他的ＯＲゲート６２４へ入力され、排他的ＯＲゲート６２４は、信号６２５を生成する。信号６２３および信号６２５は、信号６２７を生成するために、排他的ＯＲゲート６２６へ入力される。信号６２５および接地６０１は、信号６２９を生成するために、排他的ＯＲゲート６２８へ入力される。
信号６２７および信号６２１は、信号６３１を生成するために、排他的ＯＲゲート６３０へ入力される。信号６１５および信号６３１は、ビットＡ０を生成するために、排他的ＯＲゲート６３２へ入力される。
信号６３１および接地６０１は、ビットＡ１を生成するために、排他的ＯＲゲート６３４へ入力される。
信号６２７および接地６０１は、信号６３７を生成するために、排他的ＯＲゲート６３６へ入力される。信号６３７および接地６０１は、ビットＡ２を生成するために、排他的ＯＲゲート６３８へ入力される。
信号６２９および接地６０１は、信号６４１を生成するために、排他的ＯＲゲート６４０へ入力される。信号６４１および接地６０１は、ビットＡ３を生成するために、排他的ＯＲゲート６４２へ入力される。
ＣＬＫ−ｉｎ信号および接地６０１は、信号６４５を生成するために、排他的ＯＲゲート６４４へ入力される。信号６４５および接地６０１は、信号６４７を生成するために、排他的ＯＲゲート６４６へ入力される。信号６４７および接地６０１は、信号６４９を生成するために、排他的ＯＲゲート６４８へ入力される。信号６４９および接地６０１は、信号ＣＬＫ−ｏｕｔを生成するために、排他的ＯＲゲート６５０へ入力される。
次いで、１５ビットから４ビットへの符号器６００から生じる４つのビット（Ａ０、Ａ１、Ａ２、およびＡ３）を、選択器回路３０と結合することができる。
図８に図示するように、２つの類似の４ビット回路を組み合わせて、サンプリングレートを２倍にし、９０ｎｍ技術において４Ｇｓｐｓを可能にすることができる。図８の選択器回路は、図７に図示する。
最初の４つのビットは、第１の回路のＡ０〜Ａ３であり、次の４つのビットＢ０〜Ｂ３は、第２の回路からである。
選択器３０は、各回路から信号を選択して、４つのビットを生成する。
ビットＡ０および第２の回路の出力クロック信号、つまりＣＬＫＢ−ｏｕｔは、ＡＮＤゲート７０２へ入力され、ＡＮＤゲート７０２は、信号７０３を生成する。ビットＢ０および第１の回路の出力クロック信号、つまりＣＬＫ−ｏｕｔは、ＡＮＤゲート７０４へ入力され、ＡＮＤゲート７０４は、信号７０５を生成する。次に、信号７０３および７０５は、信号ＢＩＴ０を生成するために、排他的ＯＲゲート７０６へ入力される。
ビットＡ１および第２の回路の出力クロック信号、つまりＣＬＫＢ−ｏｕｔは、ＡＮＤゲート７１２へ入力され、ＡＮＤゲート７１２は、信号７１３を生成する。ビットＢ１および第１の回路の出力クロック信号、つまりＣＬＫ−ｏｕｔは、ＡＮＤゲート７１４へ入力され、ＡＮＤゲート７１４は、信号７１５を生成する。次に、信号７１３および７１５は、信号ＢＩＴ１を生成するために、排他的ＯＲゲート７１６へ入力される。
ビットＡ２および第２の回路の出力クロック信号、つまりＣＬＫＢ−ｏｕｔは、ＡＮＤゲート７２２へ入力され、ＡＮＤゲート７２２は、信号７２３を生成する。ビットＢ２および第１の回路の出力クロック信号、つまりＣＬＫ−ｏｕｔは、ＡＮＤゲート７２４へ入力され、ＡＮＤゲート７２４は、信号７２５を生成する。次に、信号７２３および７２５は、信号ＢＩＴ２を生成するために、排他的ＯＲゲート７２６へ入力される。
ビットＡ３および第２の回路の出力クロック信号、つまりＣＬＫＢ−ｏｕｔは、ＡＮＤゲート７３２へ入力され、ＡＮＤゲート７３２は、信号７３３を生成する。ビットＢ３および第１の回路の出力クロック信号、つまりＣＬＫ−ｏｕｔは、ＡＮＤゲート７３４へ入力され、ＡＮＤゲート７３４は、信号７３５を生成する。次に、信号７３３および７３５は、信号ＢＩＴ３を生成するために、排他的ＯＲゲート７３６へ入力される。
アナログ−デジタル変換器の分解能は、図１０に図示するように、２つの同一の回路４０を組み合わせることによって、５ビットに増加することができるが、これは、入力容量を犠牲にすることになり、入力帯域幅を減少させる。
上述の実施形態について、添付の図面を用いて詳細に説明したが、以下の特許請求の範囲に記載される本発明の範囲または意図から逸脱することなく、これらの実施形態から種々の変更がなされ得ることを理解されたい。

Claims (16)

  1. アナログ−デジタル変換器であって、
    第１のゲート、第１のドレーン、および第１のソースを備えるリセットトランジスタと、
    デジタル信号を増幅および生成するために縦続接続で配置されている少なくとも２つのインバータであって、前記縦続接続されたインバータは、前記リセットトランジスタの前記第１のドレーンに連結されている第１の入力と、第１の出力とを備える、少なくとも２つのインバータと、
    複数のインバータを備えるインバータ回路であって、前記複数のインバータは、並列関係にて相互に連結され、前記インバータ回路は、前記縦続接続されたインバータの前記出力に連結されている第１の入力と、第１の出力とを備える、インバータ回路と、
    複数のバッファを備えるバッファ回路であって、前記複数のバッファは、並列関係にて相互に連結され、前記バッファ回路は、前記インバータ回路の前記第１の出力に連結されている第１の入力と、第１の出力とを備える、バッファ回路と、
    Ｄ入力、Ｑ出力、ｎｏｔＱ出力、およびＣＬＫ出力を備えるＤフリップフロップ回路であって、前記Ｄ入力は、前記バッファ回路の前記第１の出力に連結され、前記ＣＬＫ出力は、前記リセットトランジスタの前記ゲートに連結されている、Ｄフリップフロップ回路と
    を備える、アナログ−デジタル変換器。
  2. 第１のトランジスタと第２のトランジスタとを備えるトランジスタ対をさらに備え、
    前記第１のトランジスタは、第２のゲート、第２のドレーン、および第２のソースを備え、
    前記第２のトランジスタは、第３のゲート、第３のドレーン、および第３のソースを備え、
    前記第１のトランジスタの前記第２のゲートおよび前記第２のトランジスタの前記第３のゲートは、相互に連結され、
    前記第１のトランジスタの前記第２のソースは、前記第２のトランジスタの前記第３のドレーンに連結され、前記第１のトランジスタの前記第２のソースおよび前記第２のトランジスタの前記第３のドレーンは、前記リセットトランジスタの前記第１のドレーンに連結されている、請求項１に記載のアナログ−デジタル変換器。
  3. 前記トランジスタ対のうちの前記第１のトランジスタの前記第２のドレーンは、電圧ソースに連結され、前記トランジスタ対のうちの前記第２のトランジスタの前記第３のソースは、接地信号に連結されている、請求項２に記載のアナログ−デジタル変換器。
  4. 第１の接続部および第２の接続部を有する第１のキャパシタであって、前記第１の接続部は、前記アナログ−デジタル変換器への入力信号に連結されている、第１のキャパシタと、
    前記第１のキャパシタの前記第２の接続部に連結されている抵抗器回路と
    をさらに備え、前記抵抗器回路は、
    第１の接続部および第２の接続部を有する第１の抵抗器であって、前記第１の抵抗器の前記第１の接続部は、電圧ソースに連結され、前記第１の抵抗器の前記第２の接続部は、前記第１のキャパシタの前記第２の接続部に連結されている、第１の抵抗器と、
    第２の抵抗器であって、前記第１のキャパシタの前記第２の接続部に連結されている第１の接続部と、接地に連結されている第２の接続部とを有する第２の抵抗器と
    を備える、請求項１に記載のアナログ−デジタル変換器。
  5. 複数の請求項１に記載のアナログ−デジタル変換器を備えるデバイス。
  6. 前記複数のアナログ−デジタル変換器は、電気的に並列な関係にて配置されている、請求項５に記載のデバイス。
  7. 合計１５個のアナログ−デジタル変換器が存在する、請求項６に記載のデバイス。
  8. ４つのビットを生成するために、高速の１５ビットから４ビットへの符号器をさらに備える、請求項７に記載のデバイス。
  9. 複数の請求項４に記載のアナログ−デジタル変換器を備えるデバイス。
  10. 前記複数のアナログ−デジタル変換器は、電気的に並列な関係にて配置されている、請求項９に記載のデバイス。
  11. 合計１５個のアナログ−デジタル変換器が存在する、請求項１０に記載のデバイス。
  12. ４つのビットを生成するために、高速の１５ビットから４ビットへの符号器をさらに備える、請求項１１に記載のデバイス。
  13. アナログ−デジタル変換器であって、前記アナログ−デジタル変換器は、
    符号器と、
    複数のマイクロコンパレータ／サンプラと
    を備え、前記複数のマイクロコンパレータ／サンプラは、
    第１のゲート、第１のドレーン、および第１のソースを備えるリセットトランジスタと、
    デジタル信号を生成するために縦続接続で配置されている少なくとも２つのインバータであって、前記縦続接続されたインバータは、前記リセットトランジスタの前記第１のドレーンに連結されている第１の入力と、第１の出力とを備える、少なくとも２つのインバータと、
    複数のインバータを備えるインバータ回路であって、前記複数のインバータは、並列関係にて相互に連結され、前記インバータ回路は、前記縦続接続されたインバータの前記出力に連結されている第１の入力と、第１の出力とを備える、インバータ回路と、
    複数のバッファを備えるバッファ回路であって、前記複数のバッファは、並列関係にて相互に連結され、前記バッファ回路は、前記インバータ回路の前記第１の出力に連結されている第１の入力と、第１の出力とを備える、バッファ回路と、
    Ｄ入力、Ｑ出力、ｎｏｔＱ出力、およびＣＬＫ出力を備えるＤフリップフロップ回路であって、前記Ｄ入力は、前記バッファ回路の前記第１の出力に連結され、前記ＣＬＫ出力は、前記リセットトランジスタの前記ゲートに連結されている、Ｄフリップフロップ回路と
    を備える、アナログ−デジタル変換器。
  14. 前記複数のマイクロコンパレータ／サンプラは、相互に並列な関係にある、請求項１３に記載のアナログ−デジタル変換器。
  15. １５個のマイクロコンパレータ／サンプラが存在し、前記符号器は、前記１５個のマイクロコンパレータ／サンプラを４ビットに符号化するように適合されている１５ビットから４ビットへの符号器である、請求項１４に記載のアナログ−デジタル変換器。
  16. サンプリングレートを２倍にするための選択器をさらに備える、請求項１５に記載のアナログ−デジタル変換器。
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