JP2012222813A

JP2012222813A - 半導体装置とその駆動方法

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Publication number: JP2012222813A
Application number: JP2012078496A
Authority: JP
Inventors: Yoshimoto Kurokawa; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2011-04-01
Filing date: 2012-03-30
Publication date: 2012-11-12
Anticipated expiration: 2032-03-30
Also published as: JP6240374B2; TW201304534A; US8502724B2; KR101946787B1; KR20120112166A; US20120249190A1; TWI571128B

Abstract

【課題】高精度且つ高分解能のＡ／Ｄ変換を行いつつ、サイズ縮小を可能にしたＡ／Ｄ変換回路を搭載した半導体装置を提供する。
【解決手段】１つのループ状抵抗配線を複数の電源供給スイッチ及び複数の出力回路で共有化し、該抵抗配線及び複数の電源供給スイッチを用いて発生させた三角波（階段状）波形を有する参照電圧を利用する事で、煩雑な回路を用いることなくサイズ縮小を可能にしたＡ／Ｄ変換回路を出力回路に用いて、高精度なデジタル信号を得ることができる。また、Ａ／Ｄ変換回路の構成要素が少ないため、並列型のＡ／Ｄ変換回路では、個々のＡ／Ｄ変換回路間でのばらつきを少なくすることができる。
【選択図】図１

Description

本発明は、半導体装置とその駆動方法に関する。特に、複数のＡ／Ｄ変換回路を有する半導体装置とその駆動方法に関する。また、当該Ａ／Ｄ変換回路を出力回路として用いる半導体装置とその駆動方法に関する。

半導体素子の微細化の進展に伴い、メモリの大容量化とＣＰＵの高性能化が可能になり、これらを搭載したデジタル電子機器に付加する新たな機能としてセンサ技術が注目を集めている。例えば、携帯型メディアプレーヤやスマートフォンなどに、加速度センサやジャイロセンサを搭載することで、それらの利用範囲を格段に広げることができる。また、様々なカメラやビデオカメラの撮像素子として、あるいは光学式マウスや２次元バーコードリーダなどのセンサとして、画像を捕らえるイメージセンサは多くの分野で活用されている。

イメージセンサは、被写体から発せられた光、もしくは反射された光を、図６に示すような二次元アレイ状に配置された各画素６０１における光センサで受光し、受光した光の明暗を電気信号に変換（光電変換）して、変換した電気信号を各画素から順次読み出すことで、被写体に相当する画像を生成することができるデバイスである。現在、汎用的に使用されているイメージセンサは、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）イメージセンサと、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサの２種類に大別される。

ＣＣＤイメージセンサは、二次元アレイ状に配置された画素で光電変換により蓄積された電子を、転送機能により順次出力回路まで運び、出力回路において信号を出力する。ＣＭＯＳイメージセンサは、各画素内で増幅された電子を、ＸＹアドレス方式により選択し、出力回路において信号を出力する。ＣＣＤイメージセンサは、画素全体を同時駆動するため、信号を画素の配列順どおりにしか出力できないが、ＣＭＯＳイメージセンサは、トランジスタのスイッチを制御し、行単位の駆動を繰り返すため、信号を画素の配列順に関係なく出力することができる。ＣＭＯＳイメージセンサの出力回路には、主に並列型のＡ／Ｄ変換回路が採用されている。並列型のＡ／Ｄ変換回路は、画素のフォトセンサから出力される信号をより迅速に取り出せる。

上記センサを電子機器に組み込む場合、Ａ／Ｄ変換が必要になる。Ａ／Ｄ変換とは、アナログ信号をデジタル信号に変換することであり、Ａ／Ｄ変換を行う回路をＡ／Ｄ変換回路と呼ぶ。例えば、イメージセンサにおいて、各画素のフォトセンサからの出力信号は、アナログ信号として出力され、アナログ信号を直接電子機器で利用するためには、デジタル信号に変換する必要がある。所望のデジタル信号を得るためには、信号経路の回路設計が極めて重要になる。

すなわち、取得したいデジタル信号に要求される性能に応じて、精度や分解能を考慮したＡ／Ｄ変換回路を適切に設計することが求められる。Ａ／Ｄ変換回路の精度は、Ｓ／Ｎ比によって示される。Ｓ／Ｎ比とは、ノイズに対する信号の比であり、値が高いほど精度が高い。また、低分解能であるほど、アナログ信号をデジタル信号に変換する際に生じる誤差は大きいため良好なＳ／Ｎ比を得にくい。

Ａ／Ｄ変換回路の構成例として、積分方式、逐次比較方式、フラッシュ方式などが挙げられる。積分方式は、被測定電圧を入力電圧とする積分回路を用いて、当該積分回路の出力の変化率から出力値を取得する方式である。特許文献１には、低周波のＡ／Ｄ変換用クロックを使用しながら低消費電力化を図り、かつダイナミックレンジを拡大した積分方式Ａ／Ｄ変換回路が開示されている。逐次比較方式は、被測定電圧とＤ／Ａ変換回路の出力として得られる参照電圧とをコンパレータで比較した結果に伴い、Ｄ／Ａ変換回路の出力を順次変更しながら出力値を取得する方式である。特許文献２には、コンパレータ動作の再実行やコンパレータ機能からＡ／Ｄ変換機能への切り替え処理に要する時間を短縮することで、処理時間を効果的に短縮させた逐次比較方式Ａ／Ｄ変換回路が開示されている。フラッシュ方式は、複数のコンパレータに各々異なる参照電圧を入力し、被測定電圧と当該参照電圧とを各々比較した結果から出力値を取得する方式である。

また、近年、上記センサを構成する画素の急速な微細化に伴って、チップ上の周辺回路のサイズ縮小も求められている。ＣＭＯＳイメージセンサは、チップ上に様々な機能回路を集積化できるという大きな利点を持つ反面、画素アレイの各列に設けられた並列型のＡ／Ｄ変換回路のサイズ縮小の問題がより顕著になる。また、所望のデジタル信号を取得するため、該Ａ／Ｄ変換回路には、サイズ縮小と同時に、高性能化が求められる。

特開２００３−３２１１４号公報特開２０１０−２６８１３９号公報

しかしながら、一般に、高精度且つ高分解能のＡ／Ｄ変換回路を得ようとすると、回路の設計が煩雑になる。Ａ／Ｄ変換回路を用いて変換されたデジタル信号は、入力電圧（アナログ信号）の全範囲内を均等に分割し、入力電圧を参照電圧と比較し、整数値化することにより得られる。分割数が多いほど、分解能が高くなりデジタル信号と入力電圧との誤差は小さくなる。つまり、入力電圧の分割数、入力電圧を分割することで必然的に必要となる参照電圧の数、参照電圧自体の精度が、Ａ／Ｄ変換回路が有する分解能の高さ及び信頼性に直結する。従って、分割数に対応する多くの参照電圧を得るため、また参照電圧自体の精度を高めるために回路面積を犠牲にする場合が多い。すなわち、Ａ／Ｄ変換回路の分解能を高め、より高精度のデジタル信号を得ようとすれば、回路規模の増大は免れない。

例えば、積分方式Ａ／Ｄ変換回路では、積分回路の構成のために、高精度な、即ち回路規模の大きなＯＰアンプが必要である。また、逐次比較方式Ａ／Ｄ変換回路では個々のＤ／Ａ変換回路に複数の抵抗、もしくは容量が必要であり、フラッシュ方式Ａ／Ｄ変換回路では、分解能を高めるために多くのコンパレータが必要である。従って、これらのＡ／Ｄ変換回路において、回路規模を低減させ、サイズ縮小を実現する事は極めて困難である。

上述の問題に鑑み、本発明の一態様は、高精度且つ高分解能のＡ／Ｄ変換を行いつつ、サイズ縮小を可能にしたＡ／Ｄ変換回路を搭載した半導体装置とその駆動方法を提供することを課題の一とする。

また、本発明の一態様は、高精度デジタル信号を出力しつつ、サイズ縮小を可能にした読み出し回路を搭載した半導体装置とその駆動方法を提供することを課題の一とする。

１つのループ状抵抗配線を、共有化することにより、上記課題を解決する。具体的には、１つのループ状抵抗配線を複数の電源供給スイッチ（２つのシフトレジスタ回路の出力信号を制御するスイッチ）及び複数の出力回路で共有化し、該抵抗配線及び複数の電源供給スイッチを用いて発生させた三角波（階段状）波形を有する参照電圧を利用することで、上記課題を解決する。

半導体装置に搭載される読み出し回路は、センサアレイの各列に設けられた複数の出力回路と、１つの参照電圧生成回路と、複数のセンサ出力信号線と、複数の参照電圧出力信号線と、出力信号線１３３と、を有する。

出力回路は、Ａ／Ｄ変換回路と、サンプルホールド回路を有する。なお、出力回路は、サンプルホールド回路を用いずに、Ａ／Ｄ変換回路のみで構成されていても良い。出力回路は、入力された各画素の出力電圧（アナログ信号）を、デジタル信号として出力する。

サンプルホールド回路は、各画素の出力電圧（アナログ信号）をある時刻で取り込み、一定に保持した電圧を、Ａ／Ｄ変換回路に入力する。

Ａ／Ｄ変換回路は、コンパレータとカウンタを有する。なお、カウンタは、非同期式のカウンタで構成されていてもよいし、同期式のカウンタで構成されていてもよい。またコンパレータは、スイッチドキャパシタ方式のコンパレータで構成されていてもよいし、差動増幅回路で構成されていてもよい。Ａ／Ｄ変換回路は、サンプルホールド回路により入力された電圧（アナログ信号）を、コンパレータを用いて参照電圧と比較し、カウンタを経由して、整数値化することにより、デジタル信号として出力するというＡ／Ｄ変換を行う。なお、出力回路から出力されるデジタル信号と、Ａ／Ｄ変換回路から出力されるデジタル信号は、同一の信号である。

サンプルホールド回路を用いてＡ／Ｄ変換回路の入力電圧が一定に保持される事で、Ａ／Ｄ変換中に入力電圧が変化することで生じうるＡ／Ｄ変換回路の信頼性の低下を防ぐことができる。従って、出力回路にサンプルホールド回路を用いた構成は、出力回路にサンプルホールド回路を用いない構成より、高精度のデジタル信号を取得することが可能になる。

参照電圧生成回路は、１つのループ状抵抗配線と、複数の電源供給スイッチと、複数のシフトレジスタ回路と、２つの電源線とを有する。電源線は、ループ状抵抗配線に少なくとも２種類の電圧を供給する。ループ状抵抗配線は、複数の抵抗素子をループ状に直列接続することにより構成される。また２つのシフトレジスタの各段に設けられる電源供給スイッチのオン、オフを、該シフトレジスタの各段から出力される出力信号により制御することで、ループ状抵抗配線に供給する電圧を制御することができる。該構成を有する参照電圧生成回路は、該抵抗配線及び複数の電源供給スイッチを用いて時間と共に変化（増減）する三角波（階段状）波形を有する参照電圧を発生させ、発生させた参照電圧を、画素アレイの各列に設けられた出力回路に入力することができる。すなわち複数の出力回路は、三角波（階段状）波形上の全ての値を参照電圧として受けることが可能になる。これより、複雑な回路構成を取ることなく、高分解能のＡ／Ｄ変換回路実現のための多くの参照電圧を得ることが可能になる。

参照電圧の数は、ループ状抵抗配線の抵抗分割数に依存する。抵抗分割数の制御は、複数の電源供給スイッチの制御により実現できる。参照電圧生成回路が発生させる三角波（階段状）波形が、滑らかであるほどループ状抵抗配線の抵抗分割数が多く、参照電圧を多く選択できる。即ち入力された電圧を正確に読み取り易くなる。従って、ループ状抵抗配線の抵抗分割数を多くすることで、精度の高い参照電圧を、Ａ／Ｄ変換回路に出力することが可能になり、結果的に高精度なデジタル信号を得ることができる。また、ループ状抵抗配線が画素アレイの各列当たりに占める面積は抵抗素子１つ分に抑える事が可能である。素子数の大幅な低減により、回路規模の増大なく、参照電圧自体の精度を高めることも可能になる。

なお、開示する発明の一態様においては、ループ状抵抗配線を、複数の電源供給スイッチ（２つのシフトレジスタ回路の出力信号を制御するスイッチ）及び複数の出力回路で共有化している。このため、精度の高い、三角波（階段状）波形を有する参照電圧を得られる。また、ループ状抵抗配線から、該参照電圧を複数の出力回路に出力することが可能であるため、Ａ／Ｄ変換回路を極めて単純な素子で構成できる。従って、高精度且つ高分解能のＡ／Ｄ変換を行い、回路規模を縮小することができる。

従って、１つのループ状抵抗配線を複数の電源供給スイッチ及び複数の出力回路で共有化し、該抵抗配線及び複数の電源供給スイッチを用いて発生させた三角波（階段状）波形を有する参照電圧を利用する事で、結果的に、実装面積を大幅に縮小した高精度且つ高分解能Ａ／Ｄ変換回路の実現が可能になる。Ａ／Ｄ変換回路の構成要素が少ないため、画素アレイの各列に配列されたＡ／Ｄ変換回路間でのばらつきを低減することもできる。

また、該Ａ／Ｄ変換回路を出力回路として用いることで、高精度デジタル信号を出力することが可能である。

本発明の一態様は、マトリクス状に配列されたセンサの各列に共通に接続された複数のセンサ出力信号線と、複数のセンサ出力信号線のそれぞれに対応して設けられ、該センサ出力信号線に入力されるアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路を含む出力回路と、抵抗がループ状に複数個結線されている抵抗配線と、該抵抗配線と第１の電源線の接続を制御する第１のスイッチ及び該抵抗配線と第２の電源線の接続を制御する第２のスイッチ及び参照電圧出力信号線と、抵抗配線において、第１のスイッチと、第２のスイッチとの間に、一又は複数の抵抗が介在する状態で、第１の期間に導通する該第１のスイッチと前記第１の期間を含む第２の期間に導通する該第２のスイッチを制御するシフトレジスタと、を有し、参照電圧出力信号線とＡ／Ｄ変換回路は、接続されていることを特徴とする半導体装置である。

本発明の一態様は、マトリクス状に配列されたセンサの各列に共通に接続された複数のセンサ出力信号線と、複数のセンサ出力信号線のそれぞれに対応して設けられた、コンパレータ及びカウンタ及びサンプルホールド回路を含む出力回路と、出力回路に対応して設けられた抵抗が、ループ状に複数個結線されている抵抗配線と、該抵抗配線のそれぞれの抵抗に対応して設けられ、該抵抗配線と第１の電源線の接続を制御する第１のスイッチ及び該抵抗配線と第２の電源線の接続を制御する第２のスイッチ及び参照電圧出力信号線と、抵抗配線において、第１のスイッチと、第２のスイッチとの間に、一又は複数の抵抗が介在する状態で、第１の期間に導通する該第１のスイッチと前記第１の期間を含む第２の期間に導通する該第２のスイッチを制御するシフトレジスタと、を有し、参照電圧出力信号線と出力回路は、接続され、サンプルホールド回路は、センサ出力信号線の電圧を取り込み一定に保持し、コンパレータは、センサ出力信号線の電圧と参照電圧出力信号線の電圧とを比較して、センサ出力信号線の電圧が参照電圧出力信号線の電圧よりも高い場合に、高電位（Ｈ）を出力し、センサ出力信号線の電圧が参照電圧出力信号線の電圧よりも低い場合に、低電位（Ｌ）を出力し、カウンタは、高電位（Ｈ）出力期間を計数し、整数値化することで、出力回路は、入力されたアナログ信号をデジタル信号に変換して出力することを特徴とする半導体装置の駆動方法である。

本発明の一態様によれば、ループ状抵抗配線を複数の出力回路において共有化することにより、センサアレイの各列当たりに占める読み出し回路の実装面積を大幅に削減する。更に、生成された精度の高い参照電圧を利用し、煩雑な回路を用いることなく回路規模が縮小されたＡ／Ｄ変換回路を出力回路に用いて、高精度なデジタル信号を得ることができる。また、Ａ／Ｄ変換回路の構成要素も大幅に低減させることが可能であるため、センサアレイの各列に配置されるＡ／Ｄ変換回路間でのばらつきを少なくすることもできる。

実施の形態１の読み出し回路を説明する図。実施の形態１のＡ／Ｄ変換回路を説明する図。実施の形態１のコンパレータを説明する図。実施の形態１のＡ／Ｄ変換回路のタイミングチャート。実施の形態１の参照電圧生成回路のタイミングチャート。二次元アレイ状に配置された画素を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

本実施の形態では、高精度デジタル信号を出力しつつ、サイズ縮小を可能にした読み出し回路を搭載した半導体装置の一態様について図１乃至図５を用いて説明する。

図１は、複数のセンサ出力信号線を通して入力されるマトリクス状に形成される複数の画素の出力信号（アナログ信号）をＡ／Ｄ変換してデジタル信号として出力する読み出し回路１００の構成である。読み出し回路１００は、マトリクス状に形成される複数の画素の各列に設けられた、複数の出力回路１０１（１０１＿１〜１０１＿ｎ（ｎは自然数））と、参照電圧生成回路１５０と、複数のセンサ出力信号線１３２（１３２＿１〜１３２＿ｎ）と、複数の参照電圧出力信号線１３４（１３４＿１〜１３４＿ｎ）と、出力信号線１３３と、を有する。出力回路１０１は、出力信号１０２（１０２＿１〜１０２＿ｎ）をＡ／Ｄ変換し、出力信号１０３（１０３＿１〜１０３＿ｎ）として順次出力する。

出力回路１０１は、Ａ／Ｄ変換回路１０５（１０５＿１〜１０５＿ｎ）、サンプルホールド回路１０４（１０４＿１〜１０４＿ｎ）から構成される。

各画素の出力信号１０２は、センサ出力信号線１３２を通してサンプルホールド回路１０４に入力され、ある時刻で一定に保持される。保持された出力信号１２２（１２２＿１〜１２２＿ｎ）は、サンプルホールド回路１０４から出力され、Ａ／Ｄ変換回路１０５に入力される。なお、Ａ／Ｄ変換回路１０５には、Ａ／Ｄ変換回路１０５を制御するための制御信号１２１が、サンプルホールド回路１０４には、サンプルホールド回路１０４を制御するための制御信号１２５が、それぞれ入力される。

参照電圧生成回路１５０は、１つのループ状抵抗配線１２３、第１のシフトレジスタ１３０、第２のシフトレジスタ１４０、第３のシフトレジスタ１６０、複数の電源供給スイッチ１０６（１０６＿１〜１０６＿ｎ）、複数の電源供給スイッチ１０７（１０７＿１〜１０７＿ｎ）、第１の電源線１１９、第２の電源線１２０から構成される。

なお、マトリクス状に形成される複数の画素の各列に、抵抗素子１１１（１１１＿１〜１１１＿ｎ）は、配置される。各列の抵抗素子１１１をループ状に直列接続することにより、ループ状抵抗配線１２３を構成している。

参照電圧生成回路１５０は、ループ状抵抗配線１２３及び複数の電源供給スイッチ１０６、１０７を用いて時間と共に変化（増減）する三角波（階段状）波形を有する参照電圧を発生させる。発生させた参照電圧を、出力信号１２４として、参照電圧出力信号線１３４（１３４＿１〜１３４＿ｎ）を通して、各列に設けられた出力回路１０１に入力する。すなわち各出力回路１０１には、三角波（階段状）波形上の参照電圧が出力信号１２４（１２４＿１〜１２４＿ｎ）として供給される。

各列には、出力回路１０１、抵抗素子１１１、電源供給スイッチ１０６、電源供給スイッチ１０７、ラッチ回路１０８、ラッチ回路１０９、ラッチ回路１１０が、設けられている。なお、サイズ縮小のためには画素と同間隔で設けられることが好ましい。

第１のシフトレジスタ１３０は、各列に配置されたラッチ回路１１０（１１０＿１〜１１０＿ｎ）を、各々並列に接続することで構成され、各列のラッチ回路１１０から、出力される信号を、出力信号１１８（１１８＿１〜１１８＿ｎ）、とする。なお出力信号１１８は、各列の電源供給スイッチ１０７を制御する。第２のシフトレジスタ１４０は、各列に配置されたラッチ回路１０９（１０９＿１〜１０９＿ｎ）を、各々並列に接続することで構成され、各列のラッチ回路１０９から、出力される信号を、出力信号１１７（１１７＿１〜１１７＿ｎ）、とする。なお出力信号１１７は、各列の電源供給スイッチ１０６を制御する。第３のシフトレジスタ１６０は、各列に配置されたラッチ回路１０８（１０８＿１〜１０８＿ｎ）を、各々並列に接続することで構成され、各列のラッチ回路１０８から、出力される信号を、制御信号１１６（１１６＿１〜１１６＿ｎ）、とする。なお制御信号１１６は、各列のＡ／Ｄ変換回路１０５（１０５＿１〜１０５＿ｎ）を制御する。

第１のシフトレジスタ１３０は、スタート信号１１４を受け取り、クロック信号１１５に同期して動作する。第２のシフトレジスタ１４０は、スタート信号１１３を受け取り、クロック信号１１５に同期して動作する。第３のシフトレジスタ１６０は、スタート信号１１２を受け取り、クロック信号１１５に同期して動作する。

電源供給スイッチ１０６は、第１の電源線１１９に接続され、電源供給スイッチ１０６のオン、オフを、第２のシフトレジスタ１４０の各列から出力される出力信号１１７により制御することで、ループ状抵抗配線１２３に供給する電圧を制御することができる。電源供給スイッチ１０７は、第２の電源線１２０に接続され、電源供給スイッチ１０７のオン、オフを、第１のシフトレジスタ１３０の各列から出力される出力信号１１８により制御することで、ループ状抵抗配線１２３に供給する電圧を制御することができる。電源供給スイッチ１０６、電源供給スイッチ１０７は、ループ状抵抗配線１２３に少なくとも２種類の電圧を供給することができる。

図２は、Ａ／Ｄ変換回路１０５の構成である。Ａ／Ｄ変換回路１０５は、コンパレータ２０１、制御回路２０２、フリップフロップ２０３、フリップフロップ２０４、フリップフロップ２０５、フリップフロップ２０６、ラッチ回路２０７、ラッチ回路２０８、ラッチ回路２０９、ラッチ回路２１０、スイッチ２１１、スイッチ２１２、スイッチ２１３、スイッチ２１４、から構成される。なお、Ａ／Ｄ変換回路１０５には、出力信号１２２、出力信号１２４の他、制御信号１１６（図２に示す制御信号２２１、制御信号２２２）、制御信号１２１（制御信号２１５、クロック信号２１７、リセット信号２１９、制御信号２２０）が入力される。また、Ａ／Ｄ変換後のデジタル信号は、出力信号１０３（出力信号２２３、出力信号２２４、出力信号２２５、出力信号２２６）として出力される。

コンパレータ２０１は、サンプルホールド回路から出力される出力信号１２２及び参照電圧生成回路から出力される出力信号１２４を、制御信号２１５（図３（Ａ）に示す制御信号３０６、制御信号３０７、制御信号３０８）に従って比較し、比較結果を出力信号２１６として出力する。なお、本実施の形態では、サンプルホールド回路から出力される出力信号１２２が、出力信号１２４より高い場合に、コンパレータ２０１は、出力信号２１６として、”Ｈ”を出力するものとする。出力信号１２２が、出力信号１２４より低い場合に、コンパレータ２０１は、出力信号２１６として、”Ｌ”を出力するものとする。

コンパレータ２０１が、出力信号２１６として”Ｈ”を出力した場合、制御回路２０２の出力信号２１８は、クロック信号２１７と同値になる。この場合、制御回路２０２の出力信号２１８に従って、４ビットの非同期式カウンタ回路２５０は計数を行う。即ち、出力信号２１６が”Ｈ”であれば、出力信号２１８の計数が可能になる。コンパレータ２０１が、出力信号２１６として”Ｌ”を出力した場合、制御回路２０２の出力信号２１８は、クロック信号２１７に関わらず、出力信号２１６と同値になる。この場合４ビットの非同期式カウンタ回路２５０は計数を行わない。

４ビットの非同期式カウンタ回路２５０は、フリップフロップ２０３、フリップフロップ２０４、フリップフロップ２０５、フリップフロップ２０６、ラッチ回路２０７、ラッチ回路２０８、ラッチ回路２０９、ラッチ回路２１０、スイッチ２１１、スイッチ２１２、スイッチ２１３、スイッチ２１４により構成される。なお、図２におけるカウンタ回路２５０は、４ビットの非同期式で構成されているが、４ビットの同期式で構成されることも可能である。また、４ビット以外のビット数で構成されることも可能であり、該ビット数は特に限定されない。

即ち、アナログ信号の大小を、出力信号２１６が”Ｈ”を出力する期間として反映させ、該期間中のクロック信号を、出力信号２１８として出力する。出力信号２１８を、４ビットの非同期式カウンタ回路２５０により計数し、整数値化する事で、デジタル信号を取得することができる。Ａ／Ｄ変換回路には、少なくとも出力信号１２２と出力信号１２４とを比較できるコンパレータ２０１及び、出力信号２１８を計数し、整数値化できるカウンタ回路２５０が搭載されていればよい。従って、高精度のアナログ回路が不要で、微細化に有利なデジタル回路のみの極めて単純な回路構成により、Ａ／Ｄ変換回路を構成することができる。

リセット信号２１９は、全てのフリップフロップ２０３、フリップフロップ２０４、フリップフロップ２０５、フリップフロップ２０６に入力される。リセット信号２１９として”Ｈ”を出力すると、フリップフロップ２０３の出力信号４０５、フリップフロップ２０４の出力信号４０６、フリップフロップ２０５の出力信号４０７、フリップフロップ２０６の出力信号４０８は、全て”Ｌ”となる。なお、制御信号２１５、クロック信号２１７、リセット信号２１９、制御信号２２０は、図１におけるＡ／Ｄ変換回路の制御信号１２１に該当する。

フリップフロップ２０３の出力信号４０５、フリップフロップ２０４の出力信号４０６、フリップフロップ２０５の出力信号４０７、フリップフロップ２０６の出力信号４０８は、制御信号２２０に従って、ラッチ回路２０７、ラッチ回路２０８、ラッチ回路２０９、ラッチ回路２１０に保持される。即ち制御信号２２０が、”Ｈ”を出力すれば、出力信号４０５の状態（”Ｈ”ｏｒ”Ｌ”）がラッチ回路２０７に、出力信号４０６の状態（”Ｈ”ｏｒ”Ｌ”）がラッチ回路２０８に、出力信号４０７の状態（”Ｈ”ｏｒ”Ｌ”）がラッチ回路２０９に、出力信号４０８の状態（”Ｈ”ｏｒ”Ｌ”）がラッチ回路２１０に、各々保持される。つまり出力信号２１６が”Ｈ”の期間に、カウンタ回路２５０により計数が行われ、制御信号２２０が”Ｌ”から”Ｈ”になった瞬間に、各フリップフロップの出力信号の状態が、各ラッチ回路に保持される。

ラッチ回路２０７の出力は、制御信号２２１、２２２に従って、出力信号２２３として、出力される。ラッチ回路２０８の出力は、制御信号２２１、２２２に従って、出力信号２２４として、出力される。ラッチ回路２０９の出力は、制御信号２２１、２２２に従って、出力信号２２５として、出力される。ラッチ回路２１０の出力は、制御信号２２１、２２２に従って、出力信号２２６として、出力される。出力信号２２３、出力信号２２４、出力信号２２５、出力信号２２６は、Ａ／Ｄ変換後の出力信号１０３に相当する。

上記のようなＡ／Ｄ変換を通して、マトリクス状に形成される複数の画素の各列の出力である出力信号１０２（アナログ信号）は、出力信号２２３、出力信号２２４、出力信号２２５、出力信号２２６（デジタル信号）に変換される。当該デジタル信号は、デジタル電子機器での利用が可能である。なお、制御信号２２１、制御信号２２２は、図１におけるＡ／Ｄ変換回路の制御信号１１６に該当する。

図３は、コンパレータ２０１の構成である。図３（Ａ）はスイッチドキャパシタ方式のコンパレータ、図３（Ｂ）は差動増幅回路である。図３（Ｃ）はスイッチドキャパシタ方式のコンパレータのタイミングチャート、図３（Ｄ）は、差動増幅回路のタイミングチャートである。

図３（Ａ）に示すように、スイッチドキャパシタ方式のコンパレータは、インバータ３０１、スイッチ３０２、スイッチ３０３、スイッチ３０４、容量３０５から構成される。スイッチ３０２は、制御信号３０６により制御され、スイッチ３０３は、制御信号３０７により制御され、スイッチ３０４は、制御信号３０８により制御される。なお、制御信号３０６、制御信号３０７、制御信号３０８は、図２における制御信号２１５に該当する。

図３（Ｃ）における出力信号３２１は、図３（Ａ）における出力信号１２２を示し、図３（Ｃ）における出力信号３２２は、図３（Ａ）における出力信号１２４を示し、図３（Ｃ）における出力信号３２６は、図３（Ａ）における出力信号２１６を各々示している。また、図３（Ｃ）における制御信号３２３、制御信号３２４、制御信号３２５は、図３（Ａ）における制御信号３０６、制御信号３０７、制御信号３０８を各々示している。

時刻Ｔ１〜Ｔ２（Ｔ５〜Ｔ６）において、制御信号３０６、制御信号３０７を”Ｈ”とすると、スイッチ３０２、スイッチ３０３が導通する。この際、インバータ３０１の入力端子と出力端子が短絡され、入力端子の電圧と出力端子の電圧は等しくなる。インバータ３０１の入力端子（出力端子）の電圧（Ｖｔｈ）と、サンプルホールド回路の出力電圧（Ｖｉｎ）との電位差ΔＶ１（ΔＶ１＝Ｖｔｈ−Ｖｉｎ）が容量３０５に印加され、電荷が蓄積される。

時刻Ｔ３〜Ｔ４（Ｔ７〜Ｔ８）において、制御信号３０８を”Ｈ”とすると、スイッチ３０４が導通する。この際、容量３０５のスイッチ３０４側の電圧は、参照電圧生成回路の出力電圧（Ｖｒｅｆ）とサンプルホールド回路の出力電圧（Ｖｉｎ）との電位差ΔＶ２（ΔＶ２＝Ｖｒｅｆ−Ｖｉｎ）だけ上昇する。ここで、容量３０５に蓄積された電荷が保持されたままなので、容量３０５のインバータ３０１側の電圧もまた、ΔＶ２だけ上昇する。

ここで、ΔＶ２＞０（Ｖｒｅｆ＞Ｖｉｎ）の場合は、インバータの出力端子の電圧、即ち出力信号２１６（コンパレータ２０１の出力電圧）は”Ｌ”、ΔＶ２＜０（Ｖｒｅｆ＜Ｖｉｎ）の場合は、インバータの出力端子の電圧、即ち出力信号２１６（コンパレータ２０１の出力電圧）は”Ｈ”、となる。

すなわち、出力信号１２２（サンプルホールド回路の出力電圧）が出力信号１２４（参照電圧生成回路の出力電圧）より高い（低い）場合に、出力信号２１６（コンパレータ２０１の出力電圧）は、”Ｈ”（”Ｌ”）となる。

図３（Ｂ）に示すように、差動増幅回路は、トランジスタ３１１、トランジスタ３１２、トランジスタ３１３、トランジスタ３１４、トランジスタ３１５、高電位電源線３１６、低電位電源線３１７から構成される。

図３（Ｄ）における出力信号３３１は、図３（Ｂ）における出力信号１２２を示し、図３（Ｄ）における出力信号３３２は、図３（Ｂ）における出力信号１２４を示し、図３（Ｄ）における出力信号３３４は、図３（Ｂ）における出力信号２１６を各々示している。また、図３（Ｄ）における制御信号３３３は、図３（Ｂ）における制御信号２１５を示している。

時刻Ｔ９〜Ｔ１０（Ｔ１１〜Ｔ１２）において、制御信号２１５を”Ｈ”とすると、コンパレータ２０１が動作し、出力信号１２２（サンプルホールド回路の出力電圧）が出力信号１２４（参照電圧生成回路の出力電圧）より高い（低い）場合に、出力信号２１６（コンパレータ２０１の出力電圧）は、”Ｈ”（”Ｌ”）となる。

図４は、Ａ／Ｄ変換回路１０５のタイミングチャートである。クロック信号４０１は、図２に示すクロック信号２１７、リセット信号４０２は、図２に示すリセット信号２１９、出力信号４０３は、図２に示す出力信号２１６、出力信号４０４は、図２に示す制御回路２０２の出力信号２１８に該当する。

出力信号４０５、出力信号４０６、出力信号４０７、出力信号４０８は、図２に示すフリップフロップ２０３の出力信号、フリップフロップ２０４の出力信号、フリップフロップ２０５の出力信号、フリップフロップ２０６の出力信号に、各々該当する。

制御信号４０９は、図２に示す制御信号２２０に該当する。制御信号４１０、制御信号４１１は、図２に示す制御信号２２１、制御信号２２２に各々該当する。なお、制御信号４１０、制御信号４１１は、図１におけるＡ／Ｄ変換回路の制御信号１１６に該当する。

出力信号４１２、出力信号４１３、出力信号４１４、出力信号４１５は、図２に示すラッチ回路２０７の出力信号２２３、図２に示すラッチ回路２０８の出力信号２２４、図２に示すラッチ回路２０９の出力信号２２５、図２に示すラッチ回路２１０の出力信号２２６に各々該当する。

時刻Ｔ１〜Ｔ２において、リセット信号４０２を”Ｈ”とすると、出力信号４０５、出力信号４０６、出力信号４０７、出力信号４０８（カウンタ回路２５０を構成するフリップフロップ２０３の出力信号、フリップフロップ２０４の出力信号、フリップフロップ２０５の出力信号、フリップフロップ２０６の出力信号）は”Ｌ”となる。

時刻Ｔ３〜Ｔ４において、コンパレータ２０１の出力信号４０３が”Ｈ”となると、制御回路２０２の出力信号４０４は、クロック信号４０１（クロック信号２１７）と同値となり、カウンタ回路は計数を行う。

時刻Ｔ４の時点で、出力信号４０５、出力信号４０６、出力信号４０７、出力信号４０８（カウンタ回路２５０を構成するフリップフロップ２０３の出力信号、フリップフロップ２０４の出力信号、フリップフロップ２０５の出力信号、フリップフロップ２０６の出力信号）は、”Ｈ”、”Ｈ”、”Ｈ”、”Ｌ”となる。

時刻Ｔ５〜Ｔ６において、制御信号４０９（制御信号２２０）を”Ｈ”とすると、フリップフロップ２０３の出力信号４０５、フリップフロップ２０４の出力信号４０６、フリップフロップ２０５の出力信号４０７、フリップフロップ２０６の出力信号４０８は、ラッチ回路２０７、ラッチ回路２０８、ラッチ回路２０９、ラッチ回路２１０に各々保持される。この場合、ラッチ回路２０７には”Ｈ”、ラッチ回路２０８には”Ｈ”、ラッチ回路２０９には”Ｈ”、ラッチ回路２１０には”Ｌ”が各々保持される。

時刻Ｔ６〜Ｔ７において、制御信号４１０（制御信号２２１）を”Ｈ”、制御信号４１１（制御信号２２２）を”Ｌ”とすると、スイッチ２１１が制御され、ラッチ回路２０７の出力が出力信号４１２として、スイッチ２１２が制御され、ラッチ回路２０８の出力が出力信号４１３として、スイッチ２１３が制御され、ラッチ回路２０９の出力が出力信号４１４として、スイッチ２１４が制御され、ラッチ回路２１０の出力が出力信号４１５として、各々出力される。これらの出力信号が、Ａ／Ｄ変換後のＡ／Ｄ変換回路の出力信号１０３（デジタル信号）となる。

図５は、参照電圧生成回路１５０のタイミングチャートである。なお図５では、マトリクス状に形成される複数の画素の各列に設けられる出力回路が２ｎの偶数列で構成される場合を示すが、該構成に限定されない。各列に設けられる出力回路が２ｎ＋１の奇数列で構成されていてもよい。なお、奇数列で構成する場合、ダミー列を設けて偶数列とすることも有効である。

信号５０１は、第２のシフトレジスタ１４０の１段目のラッチ回路１０９から出力される出力信号１１７＿１に該当する。信号５０２は、第２のシフトレジスタ１４０の２段目のラッチ回路１０９から出力される出力信号１１７＿２に該当する。信号５０３は、第２のシフトレジスタ１４０のｎ段目のラッチ回路１０９から出力される出力信号１１７＿ｎに該当する。信号５０４は、第２のシフトレジスタ１４０のｎ＋１段目のラッチ回路１０９から出力される出力信号１１７＿（ｎ＋１）に該当する。信号５０５は、第２のシフトレジスタ１４０の２ｎ段目のラッチ回路１０９から出力される出力信号１１７＿２ｎに該当する。

信号５０６は、第１のシフトレジスタ１３０の１段目のラッチ回路１１０から出力される出力信号１１８＿１に該当する。信号５０７は、第１のシフトレジスタ１３０の２段目のラッチ回路１１０から出力される出力信号１１８＿２に該当する。信号５０８は、第１のシフトレジスタ１３０のｎ段目のラッチ回路１１０から出力される出力信号１１８＿ｎに該当する。信号５０９は、第１のシフトレジスタ１３０のｎ＋１段目のラッチ回路１１０から出力される出力信号１１８＿（ｎ＋１）に該当する。信号５１０は、第１のシフトレジスタ１３０の２ｎ段目のラッチ回路１１０から出力される出力信号１１８＿２ｎに該当する。

信号５１１は、参照電圧生成回路１５０の第１列目の参照電圧出力信号線１３４＿１から出力される出力信号１２４＿１に、信号５１２は、参照電圧生成回路１５０の第２列目の参照電圧出力信号線１３４＿２から出力される出力信号１２４＿２に、信号５１３は、参照電圧生成回路１５０の第ｎ列目の参照電圧出力信号線１３４＿ｎから出力される出力信号１２４＿ｎに、信号５１４は、参照電圧生成回路１５０の第ｎ＋１列目の参照電圧出力信号線１３４＿（ｎ＋１）から出力される出力信号１２４＿（ｎ＋１）に、信号５１５は、参照電圧生成回路１５０の第２ｎ列目の参照電圧出力信号線１３４＿２ｎから出力される出力信号１２４＿２ｎに、各々該当する。なお、第１の電源線１１９には高電位が、第２の電源線１２０には低電位がそれぞれ供給されているものとする。

参照電圧生成回路１５０は、時刻Ｔ１〜Ｔ３を１周期として動作する。２ｎ個のラッチ回路１０９で構成される第２のシフトレジスタ１４０において、各列のラッチ回路１０９から出力される出力信号１１７によって制御される電源供給スイッチ１０６の何れかがオンとなり、２ｎ個のラッチ回路１１０で構成される第１のシフトレジスタ１３０において、各列のラッチ回路１１０から出力される出力信号１１８によって制御される電源供給スイッチ１０７の何れかがオンとなる。

ここで、第２のシフトレジスタ１４０の１段目のラッチ回路１０９から出力される出力信号１１７＿１（信号５０１）が”Ｈ”、即ち第１列目の電源供給スイッチ１０６＿１がオン、且つ、第１のシフトレジスタ１３０のｎ＋１段目のラッチ回路１１０から出力される出力信号１１８＿（ｎ＋１）（信号５０９）が”Ｈ”、即ち第ｎ＋１列目の電源供給スイッチ１０７＿（ｎ＋１）もオンとすると、信号５１１（参照電圧生成回路１５０の第１列目の出力信号１２４＿１）は高電位、信号５１４（参照電圧生成回路１５０の第ｎ＋１列目の出力信号１２４＿（ｎ＋１））は低電位となる。その他の列の出力信号１２４は、ループ状抵抗配線１２３が有する各列に配置された抵抗素子１１１で分圧され、第２列目から第ｎ列目において、出力信号１２４は、第１列目の出力信号１２４＿１（信号５１１）を境に次第に減少していき、第ｎ＋２列目から第２ｎ列目において、出力信号１２４は、第ｎ＋１列目の出力信号１２４＿（ｎ＋１）（信号５１４）を境に次第に増加していく。

同様に、第２のシフトレジスタ１４０の２段目のラッチ回路１０９から出力される出力信号１１７＿２（信号５０２）が”Ｈ”、即ち第２列目の電源供給スイッチ１０６＿２がオン、且つ、第１のシフトレジスタ１３０のｎ＋２段目のラッチ回路１１０から出力される出力信号１１８＿（ｎ＋２）が”Ｈ”、即ち第ｎ＋２列目の電源供給スイッチ１０７＿（ｎ＋２）もオンとすると、参照電圧生成回路１５０の第２列目の出力信号１２４＿２は高電位、参照電圧生成回路１５０の第ｎ＋２列目出力信号１２４＿（ｎ＋２）は低電位となる。その他の列の出力信号１２４は、ループ状抵抗配線１２３が有する各列に配置された抵抗素子１１１で抵抗分割され、第３列目から第ｎ＋１列目において、出力信号１２４は、第２列目の出力信号１２４＿２を境に次第に減少していき、第ｎ＋３列目から第２ｎ列目、再び第１列目において、出力信号１２４は、第ｎ＋２列目の出力信号１２４＿（ｎ＋２）を境に次第に増加していく。

上記を繰り返すと、参照電圧生成回路１５０から出力される各列の出力信号１２４は、１周期（時刻Ｔ１〜Ｔ３）の間に高電位から低電位の電位をｎ分割して得られる電位を各々２回、出力信号１２４として出力することになる。

上記のように参照電圧生成回路１５０が、参照電圧として出力信号１２４を各列に配置されたコンパレータ２０１に出力している際に、コンパレータ２０１を動作させる。この時、出力信号１２２の高低を、出力信号２１６が”Ｈ”を出力する期間に反映させる。なお、出力信号２１６が、”Ｈ”を出力するためには、出力信号１２２は、出力信号１２４より、高い事が必要になる。

出力信号１２２の高低に応じて出力信号２１６の”Ｈ”出力期間が変化するため、出力信号１２２と出力信号１２４との差も、高精度且つ高分解能のＡ／Ｄ変換を行うためには重要になる。上記構成によれば、精度の高い出力信号１２４を得ることが可能であるため、出力信号１２４に応じて精度の高い出力信号２１６を得ることができる。また、出力信号２１６の”Ｈ”出力期間の変化に応じて、カウンタ回路は計数を行うため、精度の高い出力信号１０３を得ることも可能になる。従って、アナログ信号（出力信号１２２）を、デジタル信号（出力信号１０３）に変換する際に生じる誤差を最小限に抑えることができる。

上記構成とすることで、高精度のアナログ回路が不要で、微細化に有効なデジタル回路のみの最小限の構成要素で高精度且つ高分解能のＡ／Ｄ変換回路を実現できる。また、個々のＡ／Ｄ変換回路間でばらつきを少なくすることができる。特に回路構成が煩雑になりがちな並列型のＡ／Ｄ変換回路を半導体装置に搭載する際、該Ａ／Ｄ変換回路の構成を利用することは、精度を維持しつつサイズ低減を図れる効果を顕著にすることができる。

１００読み出し回路
１０１出力回路
１０２出力信号
１０３出力信号
１０４サンプルホールド回路
１０５Ａ／Ｄ変換回路
１０６電源供給スイッチ
１０７電源供給スイッチ
１０８ラッチ回路
１０９ラッチ回路
１１０ラッチ回路
１１１抵抗素子
１１２スタート信号
１１３スタート信号
１１４スタート信号
１１５クロック信号
１１６制御信号
１１７出力信号
１１８出力信号
１１９電源線
１２０電源線
１２１制御信号
１２２出力信号
１２３ループ状抵抗配線
１２４出力信号
１２５制御信号
１３０シフトレジスタ
１３２センサ出力信号線
１３３出力信号線
１３４参照電圧出力信号線
１４０シフトレジスタ
１５０参照電圧生成回路
１６０シフトレジスタ
２０１コンパレータ
２０２制御回路
２０３フリップフロップ
２０４フリップフロップ
２０５フリップフロップ
２０６フリップフロップ
２０７ラッチ回路
２０８ラッチ回路
２０９ラッチ回路
２１０ラッチ回路
２１１スイッチ
２１２スイッチ
２１３スイッチ
２１４スイッチ
２１５制御信号
２１６出力信号
２１７クロック信号
２１８出力信号
２１９リセット信号
２２０制御信号
２２１制御信号
２２２制御信号
２２３出力信号
２２４出力信号
２２５出力信号
２２６出力信号
２５０カウンタ回路
３０１インバータ
３０２スイッチ
３０３スイッチ
３０４スイッチ
３０５容量
３０６制御信号
３０７制御信号
３０８制御信号
３１１トランジスタ
３１２トランジスタ
３１３トランジスタ
３１４トランジスタ
３１５トランジスタ
３１６高電位電源線
３１７低電位電源線
３２１出力信号
３２２出力信号
３２３制御信号
３２４制御信号
３２５制御信号
３２６出力信号
３３１出力信号
３３２出力信号
３３３制御信号
３３４出力信号
４０１クロック信号
４０２リセット信号
４０３出力信号
４０４出力信号
４０５出力信号
４０６出力信号
４０７出力信号
４０８出力信号
４０９制御信号
４１０制御信号
４１１制御信号
４１２出力信号
４１３出力信号
４１４出力信号
４１５出力信号
５０１信号
５０２信号
５０３信号
５０４信号
５０６信号
５０７信号
５０８信号
５０９信号
５１０信号
５１１信号
５１２信号
５１３信号
５１４信号
５１５信号
６０１画素
６０２ソース信号線側駆動回路
６０３ゲート信号線側駆動回路

Claims

マトリクス状に配列された画素の各列に共通に接続された複数のセンサ出力信号線と、
複数の前記センサ出力信号線のそれぞれに対応して設けられ、該センサ出力信号線に入力されるアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路を含む出力回路と、
抵抗が、ループ状に複数個結線されている抵抗配線と、
前記抵抗配線と第１の電源線の接続を制御する第１のスイッチ及び前記抵抗配線と第２の電源線の接続を制御する第２のスイッチ及び参照電圧出力信号線と、
前記抵抗配線において、前記第１のスイッチと、前記第２のスイッチとの間に、一又は複数の前記抵抗が介在する状態で、第１の期間に導通する該第１のスイッチと前記第１の期間を含む第２の期間に導通する該第２のスイッチを制御するシフトレジスタと、
を有し、
前記参照電圧出力信号線と前記Ａ／Ｄ変換回路は、接続されていること
を特徴とする半導体装置。
マトリクス状に配列された画素の各列に共通に接続された複数のセンサ出力信号線と、
複数の前記センサ出力信号線のそれぞれに対応して設けられ、該センサ出力信号線に入力されるアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路に対応して設けられた抵抗が、ループ状に複数個結線されている抵抗配線と、
前記抵抗配線のそれぞれの抵抗に対応して設けられ、該抵抗配線と第１の電源線の接続を制御する第１のスイッチ及び該抵抗配線と第２の電源線の接続を制御する第２のスイッチ及び参照電圧出力信号線と、
前記抵抗配線において、前記第１のスイッチと、前記第２のスイッチとの間に、一又は複数の前記抵抗が介在する状態で、第１の期間に導通する該第１のスイッチと前記第１の期間を含む第２の期間に導通する該第２のスイッチを制御するシフトレジスタと、
を有し、
前記参照電圧出力信号線と前記Ａ／Ｄ変換回路は、接続されていること
を特徴とする半導体装置。
請求項１において、
前記出力回路は、前記アナログ信号を取り込み一定に保持するサンプルホールド回路を含む
ことを特徴とする半導体装置。
請求項１乃至３において、
前記Ａ／Ｄ変換回路は、前記センサ出力信号線の電圧と前記参照電圧出力信号線の電圧とを比較するコンパレータと、カウンタと、を有する
ことを特徴とする半導体装置。
請求項１乃至４において、
前記コンパレータは、スイッチドキャパシタ方式のコンパレータで構成される
ことを特徴とする半導体装置。
請求項１乃至４において、
前記コンパレータは、差動増幅回路で構成される
ことを特徴とする半導体装置。
請求項１乃至６において、
前記参照電圧出力信号線の電圧は、三角波（階段状）波形を有して時間と共に変化する
ことを特徴とする半導体装置。
請求項１乃至７において、
前記カウンタは、非同期式のカウンタで構成される
ことを特徴とする半導体装置。
請求項１乃至７において、
前記カウンタは、同期式のカウンタで構成される
ことを特徴とする半導体装置。
マトリクス状に配列された画素の各列に共通に接続された複数のセンサ出力信号線と、
複数の前記センサ出力信号線のそれぞれに対応して設けられた、コンパレータ及びカウンタ及びサンプルホールド回路を含む出力回路と、
前記出力回路に対応して設けられた抵抗が、ループ状に複数個結線されている抵抗配線と、
前記抵抗配線のそれぞれの抵抗に対応して設けられ、該抵抗配線と第１の電源線の接続を制御する第１のスイッチ及び該抵抗配線と第２の電源線の接続を制御する第２のスイッチ及び参照電圧出力信号線と、
前記抵抗配線において、前記第１のスイッチと、前記第２のスイッチとの間に、一又は複数の前記抵抗が介在する状態で、第１の期間に導通する該第１のスイッチと前記第１の期間を含む第２の期間に導通する該第２のスイッチを制御するシフトレジスタと、
を有し、
前記参照電圧出力信号線と前記出力回路は、接続され、
前記サンプルホールド回路は、前記センサ出力信号線の電圧を取り込み一定に保持し、
前記コンパレータは、前記センサ出力信号線の電圧と前記参照電圧出力信号線の電圧とを比較して、
前記センサ出力信号線の電圧が前記参照電圧出力信号線の電圧よりも高い場合に、高電位（Ｈ）を出力し、
前記センサ出力信号線の電圧が前記参照電圧出力信号線の電圧よりも低い場合に、低電位（Ｌ）を出力し、
前記カウンタは、高電位（Ｈ）出力期間を計数し、整数値化することで、
前記出力回路は、入力されたアナログ信号をデジタル信号に変換して出力すること
を特徴とする半導体装置の駆動方法。