JP5144177B2 - 情報処理装置 - Google Patents
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Description
アナログ情報を記憶する記憶手段と、該記憶手段に記憶されたアナログ情報と入力された基準アナログ値とを比較する比較手段とをそれぞれ有し、マトリクス配置された、複数のプロセッサ手段と、
前記マトリクスの行毎に設けられ、各行毎のクロック信号に同期して変化するアナログ値を生成し、当該アナログ値を前記基準アナログ値として、対応する行に属する前記プロセッサ手段へ入力する入力手段と、
前記マトリクスの行毎に設けられ、各行毎のクロック信号に同期してカウント値のカウントを行い、対応する行に属する前記プロセッサ手段の中の前記比較手段において前記アナログ情報と前記基準アナログ値とが一致した場合に、該アナログ情報に対応するデジタル情報として当該カウント値を出力するカウンタ手段と、
前記マトリクスの行毎に、該行に属する前記プロセッサ手段によって共有されるバス型配線を用いて、前記アナログ情報と前記基準アナログ値とが一致した前記プロセッサ手段を識別する識別情報を出力する出力手段と、
前記マトリクスの行毎に、各プロセッサ手段について、前記アナログ情報と前記基準アナログ値とが一致した場合に、前記バス型配線と当該プロセッサ手段より後段のプロセッサ手段との接続を切断し、当該プロセッサ手段の識別情報出力後に、切断した接続を回復することにより、前記出力手段が、前記アナログ情報と前記基準アナログ値とが一致した複数の前記プロセッサ手段の識別情報を、前記バス型配線を用いて順に出力するように制御する制御手段と、を備えることを特徴とする情報処理装置が提供される。
以下、図面を参照して本発明の第1実施形態を説明する。
図1は本実施形態におけるアレイプロセッサとしての行非同期出力回路(情報処理装置)の構成を示す図である。図1に示すように、本実施形態における行非同期出力回路構成は、複数のプロセッサエレメント(以下、PE:Processor Element)1が相互に結合したアレイプロセッサとしての構成を有する。
続いて、プロセッサエレメント(PE)1の詳細な構成について図2を参照して説明する。図2は1つのPE1の詳細な回路構成例を示す模式図である。図2に示すように、本実施形態におけるPE1は、キャパシタ12と、比較回路13と、スイッチ8〜11とを備えている。
続いて、基準アナログ値入力回路6について図3を参照して説明する。図3は基準アナログ値入力回路6の構成例を示す模式図である。
ここで、Cはキャパシタ15の容量値を示し、Vminはランプ電圧の最小電圧値を示す。なお、前述のように、本実施形態では6ビットの分解能で処理結果を読み出す。従って、キャパシタ15の端子電圧値は、制御信号として電流源14に対して入力されるHigh信号のトータル時間幅が、26−1=63クロックサイクルとなった時点で最小電圧値Vminとなる。ただし、High信号のトータル時間幅とは、電圧がHighである総時間である。
続いて、カウンタ回路5について説明する。カウンタ回路5は、図1に示すようにアレイプロセッサの各行に配置され、前述したようにランプ電圧が入力されるのと同期してカウント動作を開始する。本実施形態におけるカウンタ回路5はロジック回路から構成され、動作を開始すると順次最大値から値を1ずつカウントダウンして、そのカウントダウンした値をビットデータとして出力する一般的な機能を有する。
続いて、PE1内の比較回路13の動作に関して説明する。本実施形態における比較回路13は、電圧比較型のコンパレータにより構成されており、ランプ電圧がアレイプロセッサの各行に入力されると、コンパレータによってランプ電圧とキャパシタ12の電圧値の比較処理が実行される。コンパレータは、キャパシタ12の電圧値VCとランプ電圧VRの電圧値を比較し、ランプ電圧の電圧値がキャパシタ12の電圧値を下回ると、フラグ信号としてHigh信号を出力する。
V2=V3=Vthinv・・・(2)
V1−V2=VCcomp−Vthinv・・・(3)
V1−V2=VR−V2=VCcomp−Vthinv・・・(4)
続いて、アレイプロセッサ全体の動作に関して説明を行う。図6は、本実施形態におけるアレイプロセッサの処理の流れを示すフローチャートである。また、図8A、8B、8Cは、アレイプロセッサのある1行における処理の過程を例示する模式図である。
次に、図面を参照して本発明の第2実施形態を説明する。本実施形態における行非同期出力回路構成は、比較回路13の回路構成が第1実施形態と異なっている。図11は、本実施形態における比較回路13の回路構成例を示す図である。
次に、図面を参照して本発明の第3実施形態を説明する。本実施形態における行非同期出力回路構成は、第1実施形態における基準アナログ値入力回路6、カウンタ回路5、及び比較回路13を異なる回路構成に置き換えたものである。
図12は、本実施形態における基準アナログ値入力回路6の回路構成例を示す図である。図12に示すように、基準アナログ値入力回路6は、電流源47と、キャパシタ48と、ソースフォロワ回路49と、スイッチ50と、動作制御回路51と、AND回路52を有する。
ΔQ=C(Vmax−Vmin)/(26−1)・・・(5)
続いて、カウンタ回路5について説明する。カウンタ回路5は、図1に示すようにアレイプロセッサの行ごとに構成され、前述したようにランプ電圧が入力されるのと同期してカウント動作を開始する。
続いて、比較回路13について説明する。図14は、本実施形態における比較回路13の構成例を示す図である。本実施形態における比較回路13は、図14に示すように、第1実施形態で説明した比較回路13(図5)に対して、インバータ20の後段にさらにインバータ22を挿入した構成を有する。
以下、図面を参照して本発明の第4実施形態を説明する。本実施形態における行非同期出力回路構成は、第1実施形態における行非同期出力回路構成と同様の回路構成を有しているが、基準アナログ値入力回路6とカウンタ回路5の動作が異なっている。このため、本実施形態においては、第1実施形態と異なる動作をする基準アナログ値入力回路6とカウンタ回路5についてのみ説明を行い、その他の部分に関しては説明を省略する。
Count=63−C(Vmax−VT)/ΔQ・・・(6)
次に、図面を参照して本発明の第5実施形態を説明する。本実施形態における行非同期出力回路構成は、出力信号線3、及び制御信号線4の回路構成が第1実施形態と異なっている。従って本実施形態においては、第1実施形態における行非同期出力回路構成と異なる出力信号線3、及び制御信号線4についてのみ説明を行い、その他の部分に関しては説明を省略する。
次に、図面を参照して本発明の第6実施形態を説明する。本実施形態における行非同期出力回路構成は、アレイプロセッサにおいて、出力信号線3に接続するスイッチとして、TGでは無くマルチプレクサ55を使用する点が第1実施形態の構成と異なる。従って本実施形態においては、第1実施形態における行非同期出力回路構成と異なる、出力信号線3に接続するスイッチについてのみ説明を行い、その他の部分に関しては説明を省略する。
図18は、本実施形態における1つのプロセッサエレメント(PE)1の詳細な回路構成例を示す図である。図18に示すように、本実施形態における出力信号線3に接続するスイッチは、マルチプレクサ55によって構成される。なお出力信号線3に関しては、本実施形態の場合3ビットのビット幅を有するため、マルチプレクサ55は実際には各ビットごとの配線に対して適用される。
次に、図面を参照して本発明の第7実施形態を説明する。本実施形態に係る構成は、PE1を識別する情報をアドレスデータにエンコードするエンコーダ回路を備えている。本実施形態における行非同期出力回路構成は、第1実施形態における行非同期出力回路構成と同一の構成、及び処理手順を含むため、以下の説明においては、同一部分に関する説明は省略する。
図20は本実施形態のアレイプロセッサにおける行非同期出力回路の構成例を示す図である。図20に示すように、本実施形態における行非同期出力回路構成は、プロセッサエレメント(以下PE1)が相互に結合したアレイプロセッサとしての構成を有する。なお、アレイプロセッサはm行n列(m、nは1以上の整数値)のいかなる構成もとり得るが、図20は3行3列の場合を例示している。
図21は、1つのプロセッサエレメント(PE)1の詳細な回路構成例を示す図である。図21に示すように、本実施形態におけるPE1は、キャパシタ12と、比較回路13から構成される。
次に、アレイプロセッサ全体の動作に関して図22を参照して説明を行う。図22は本実施形態におけるアレイプロセッサの動作の流れを示すフローチャートである。
Claims (6)
- アナログ情報を記憶する記憶手段と、該記憶手段に記憶されたアナログ情報と入力された基準アナログ値とを比較する比較手段とをそれぞれ有し、マトリクス配置された、複数のプロセッサ手段と、
前記マトリクスの行毎に設けられ、各行毎のクロック信号に同期して変化するアナログ値を生成し、当該アナログ値を前記基準アナログ値として、対応する行に属する前記プロセッサ手段へ入力する入力手段と、
前記マトリクスの行毎に設けられ、各行毎のクロック信号に同期してカウント値のカウントを行い、対応する行に属する前記プロセッサ手段の中の前記比較手段において前記アナログ情報と前記基準アナログ値とが一致した場合に、該アナログ情報に対応するデジタル情報として当該カウント値を出力するカウンタ手段と、
前記マトリクスの行毎に、該行に属する前記プロセッサ手段によって共有されるバス型配線を用いて、前記アナログ情報と前記基準アナログ値とが一致した前記プロセッサ手段を識別する識別情報を出力する出力手段と、
前記マトリクスの行毎に、各プロセッサ手段について、前記アナログ情報と前記基準アナログ値とが一致した場合に、前記バス型配線と当該プロセッサ手段より後段のプロセッサ手段との接続を切断し、当該プロセッサ手段の識別情報出力後に、切断した接続を回復することにより、前記出力手段が、前記アナログ情報と前記基準アナログ値とが一致した複数の前記プロセッサ手段の識別情報を、前記バス型配線を用いて順に出力するように制御する制御手段と、を備えることを特徴とする情報処理装置。 - 前記出力手段が、前記プロセッサ手段の中の前記比較手段からの、前記アナログ情報と前記基準アナログ値とが一致したことを示す出力を、当該プロセッサ手段を識別する前記識別情報にエンコードするエンコード手段を備えることを特徴とする請求項1に記載の情報処理装置。
- 前記入力手段は、時間に対して単調に増加又は減少する前記アナログ値を生成することを特徴とする請求項1または2に記載の情報処理装置。
- 前記入力手段がしきい値まで単調に増加又は減少する前記アナログ値を生成することで、前記カウンタ手段より当該しきい値以下または以上のカウント値を出力することを特徴とする請求項3に記載の情報処理装置。
- 前記記憶手段はキャパシタであり、
前記比較手段は電圧比較型のコンパレータである、ことを特徴とする請求項1乃至4のいずれか1項に記載の情報処理装置。 - 前記カウンタ手段が出力したデジタル情報を処理する処理手段を更に備えることを特徴とする請求項1乃至5のいずれか1項に記載の情報処理装置。
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