JP5144177B2 - 情報処理装置 - Google Patents

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Description

本発明は情報処理装置に関し、特に、記憶された複数のアナログ情報をデジタル情報として出力する技術に関する。
複数のアナログ情報をそれぞれデジタル情報に変換して出力する構成が知られている。例えば、所定の処理結果がアナログ値として参照されるプロセッサエレメント（以下ＰＥ）が相互に結合して配置されたアレイプロセッサにおいて、このアナログ値をデジタル値として出力する回路構成が知られている。所定の処理結果として参照されるアナログ値としては、例えば、固体撮像素子の各画素セルにおいて光電変換された電圧等がある（特許文献１）。
このような構成において、画素セルは、光電変換部としてのフォトダイオードと容量素子としてのキャパシタと比較部としてのコンパレータとリセット部としてのリセットスイッチを有する。また、画素セルに対する入射光量はキャパシタの端子電圧として参照される。
この入射光量を読み出す際は、固体撮像素子における行選択信号線を選択し、水平制御線よりランプ電圧を入力する。これにより、マトリクス状に配置された画素セルを有する固体撮像素子の、マトリクスの１行に属する画素セルにおける入射光量を１行ずつデジタル信号として出力する。
特開２００５−１９８１４９号公報
上記の従来技術においては、ｎ行ｍ列の画素セルから構成される固体撮像素子の出力信号を得る際に、１行ごとにランプ電圧を入力して処理を実行する。このため、固体撮像素子が検知した全ての入射光量の値を得るためには、ランプ電圧のサイクル時間の、およそｎ倍以上の処理時間を必要とし、動作速度が遅かった。
本発明は上記課題に鑑みなされたものであり、記憶された複数のアナログ情報をデジタル情報として高速に出力するための技術を提供することを目的とする。
上記目的を達成するため、本発明によれば、
アナログ情報を記憶する記憶手段と、該記憶手段に記憶されたアナログ情報と入力された基準アナログ値とを比較する比較手段とをそれぞれ有し、マトリクス配置された、複数のプロセッサ手段と、
前記マトリクスの行毎に設けられ、各行毎のクロック信号に同期して変化するアナログ値を生成し、当該アナログ値を前記基準アナログ値として、対応する行に属する前記プロセッサ手段へ入力する入力手段と、
前記マトリクスの行毎に設けられ、各行毎のクロック信号に同期してカウント値のカウントを行い、対応する行に属する前記プロセッサ手段の中の前記比較手段において前記アナログ情報と前記基準アナログ値とが一致した場合に、該アナログ情報に対応するデジタル情報として当該カウント値を出力するカウンタ手段と、
前記マトリクスの行毎に、該行に属する前記プロセッサ手段によって共有されるバス型配線を用いて、前記アナログ情報と前記基準アナログ値とが一致した前記プロセッサ手段を識別する識別情報を出力する出力手段と、
前記マトリクスの行毎に、各プロセッサ手段について、前記アナログ情報と前記基準アナログ値とが一致した場合に、前記バス型配線と当該プロセッサ手段より後段のプロセッサ手段との接続を切断し、当該プロセッサ手段の識別情報出力後に、切断した接続を回復することにより、前記出力手段が、前記アナログ情報と前記基準アナログ値とが一致した複数の前記プロセッサ手段の識別情報を、前記バス型配線を用いて順に出力するように制御する制御手段と、を備えることを特徴とする情報処理装置が提供される。
本発明によれば、複数のアナログ情報を高速にデジタル情報として出力するための技術を提供することができる。
以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、この実施の形態に記載されている構成要素はあくまでも例示であり、本発明の範囲をそれらのみに限定する趣旨のものではない。また、本実施の形態で説明されている特徴の組み合わせの全てが発明の解決手段に必須のものとは限らない。
＜＜第１実施形態＞＞
以下、図面を参照して本発明の第１実施形態を説明する。
（行非同期出力回路）
図１は本実施形態におけるアレイプロセッサとしての行非同期出力回路（情報処理装置）の構成を示す図である。図１に示すように、本実施形態における行非同期出力回路構成は、複数のプロセッサエレメント（以下、ＰＥ：Processor Element）１が相互に結合したアレイプロセッサとしての構成を有する。
図１には、アレイプロセッサが５行５列の２次元アレイプロセッサとして構成された場合を示しているが、実際にはこれに限られない。例えば、ｍ行ｎ列（ｍ,ｎは１以上の整数値）のいかなる構成もとり得る。
図１に示すように、アレイプロセッサは、基準アナログ値入力線２と、出力信号線３と、制御信号線４とを、それぞれ各行に有している。この出力信号線３は、ＰＥ１の行内でのアドレス情報（識別情報）の出力用の配線として機能し、各行のＰＥ１に共有されるＢＵＳ型配線（バス型配線）として構成される。
また、図１に示すように、アレイプロセッサの出力信号線３の出力端子側（図１ではアレイプロセッサの右側）には行ごとにカウンタ回路５が配置されている。さらに、アレイプロセッサの基準アナログ値入力線２の入力端子（図１ではアレイプロセッサの左側）には、基準アナログ値入力回路６が配置されている。また、アレイプロセッサの制御信号線４の入力端子（図１ではアレイプロセッサの右側）には、制御信号回路７が配置されている。なお、図１に示すように、各ＰＥ１における出力信号線３、及び制御信号線４との接続は、それぞれ２個ずつのスイッチ８〜１１を介して切り替えられる。
（プロセッサエレメント）
続いて、プロセッサエレメント（ＰＥ）１の詳細な構成について図２を参照して説明する。図２は１つのＰＥ１の詳細な回路構成例を示す模式図である。図２に示すように、本実施形態におけるＰＥ１は、キャパシタ１２と、比較回路１３と、スイッチ８〜１１とを備えている。
本実施形態においては、ＰＥ１における処理結果は、各ＰＥ１が有するキャパシタ１２に電荷量または電圧値として保持（記憶）されている。ここでＰＥ１における処理結果とは、ＰＥ１に接続された所定の処理を実行する処理回路（不図示）のアナログ情報の処理結果である。この処理結果は、例えば、処理結果を電荷量として出力するアナログ乗算回路の演算結果等である。それ以外には、例えば、固体撮像素子におけるフォトダイオードによる入射光の光電変換処理の結果が考えられる。この場合も、処理結果がキャパシタ１２に蓄積された電荷量または電圧値として参照されることは同様である。このように、本実施形態では、行非同期出力回路のキャパシタ１２に、何らかの処理の結果が電荷量または電圧値として蓄積され、参照されるが、処理の内容は問わないことに注意されたい。
このように、本実施形態においてはキャパシタ１２に処理結果を保持するための処理回路自体は問わないため、図にはこれを記載していない。本実施形態の特徴的構成である、アナログ値（アナログ情報）として参照される処理結果の出力に関わるもののみを記載している。
なお、図面では、例えば、図１、図２のように、キャパシタ１２を独立したキャパシタ素子として示しているが、これは便宜的なものであり、キャパシタ１２に処理結果を保持する処理回路自体は何ら問われない。即ち、キャパシタ１２にはキャパシタの機能を有する全ての素子が含まれる。例えば、２層ポリシリコンキャパシタや、ＭＩＭ（Metal Insulator Metal）キャパシタ等の回路素子の他、ＭＯＳ（Metal Oxide Semiconductor）素子のゲート容量成分を利用したもの等も含まれる。
また、本実施形態においては、後述するように、ＰＥ１における処理結果であるキャパシタ１２の電荷量または電圧値を６ビットのデジタルデータ（デジタル情報）として読み出す。なお、デジタルデータの読み出しに関しては、分解能は６ビットに限らず、必要に応じて所望の分解能とすることが可能である。
（基準アナログ値入力回路）
続いて、基準アナログ値入力回路６について図３を参照して説明する。図３は基準アナログ値入力回路６の構成例を示す模式図である。
図３に示すように、基準アナログ値入力回路６は、電流源１４と、キャパシタ１５と、ソースフォロワ回路１６と、スイッチ１７と、動作制御回路１８と、ＡＮＤ回路１９を備える。なお、本実施形態においては、基準アナログ値を電圧値としている。基準アナログ値入力回路６は、本実施形態において基準アナログ値となるランプ電圧を生成し、アレイプロセッサの各行の基準アナログ値入力線２に入力する機能を有する。
ランプ電圧の生成に際して、基準アナログ値入力回路６は、まず、スイッチ１７をオンにして、キャパシタ１５の端子電圧をランプ電圧の最大電圧値Ｖmaxに初期化する。次に、スイッチ１７をオフにして、キャパシタ１５の端子電圧をランプ電圧の最大電圧値Ｖmaxに保持する。続いて、動作制御回路１８からＡＮＤ回路１９に対してＨｉｇｈ信号を入力する。この時、ＡＮＤ回路１９に対しては、ストップ信号としてＨｉｇｈ信号が入力されている。このストップ信号は、後述するフラグ信号によって生成される信号であるが、詳しい説明に関しては以降で述べる。このように、ＡＮＤ回路１９の両端子への入力はＨｉｇｈ信号であるため、ＡＮＤ回路１９の出力信号はＨｉｇｈ信号となり、電流源１４に対して制御信号として入力される。
本実施形態において、電流源１４は定電流源として機能し、制御信号としてＨｉｇｈ信号が入力される間キャパシタ１５から定電流を"引き抜く"動作をする。このため、キャパシタ１５の端子電圧は時間に対して単調に減少するランプ電圧を示す。
なお、ランプ電圧は、時間に対して線形に変化する電圧のみを指すのではなく、その一部が時間に対して一定電圧を示したり、または階段状に変化する電圧も含む。具体的な電圧波形は後述する。キャパシタ１５の端子電圧（ランプ電圧）は、ソースフォロワ回路１６を介して、プロセッサアレイの各行に対して入力される。
なお、後述するように、実際にはストップ信号は、各ＰＥ１における比較処理結果（フラグ信号）に応じてＨｉｇｈ信号とＬｏｗ信号とに切り替わる。ストップ信号がＬｏｗ信号の間は、電流源１４に対して制御信号としてＬｏｗ信号が入力されて、キャパシタ１５からの電流の引き抜きがストップするため、結果としてランプ電圧が時間に対して一定値を示すことになる。
従って、ランプ電圧は、例えば、図４に示すような時間変化を有する波形となる。図４はランプ電圧の変動例を示す図である。なお、電流が１クロックサイクルの間に引き抜く電荷量ΔＱを式（１）のように設定する。
ΔＱ＝Ｃ(Ｖmax−Ｖmin)／(２6−１)・・・（１）
ここで、Ｃはキャパシタ１５の容量値を示し、Ｖminはランプ電圧の最小電圧値を示す。なお、前述のように、本実施形態では６ビットの分解能で処理結果を読み出す。従って、キャパシタ１５の端子電圧値は、制御信号として電流源１４に対して入力されるＨｉｇｈ信号のトータル時間幅が、２6−１＝６３クロックサイクルとなった時点で最小電圧値Ｖminとなる。ただし、Ｈｉｇｈ信号のトータル時間幅とは、電圧がＨｉｇｈである総時間である。
すなわち、各クロックサイクルごとに示すランプ電圧値は、ＰＥ１における処理結果に相当するキャパシタ１５の電圧値を、６ビットの分解能で換算したときの電圧値に相当する。なお、行非同期出力回路はクロック信号を生成する不図示のクロック信号生成部を有している。
なお、図４に示したランプ電圧波形はあくまで一例であり、各ＰＥ１における比較処理結果に応じて様々な波形形状を取りうる。
以上説明した基準アナログ値入力回路６は、図１に示すようにアレイプロセッサの各行に配置されている。基準アナログ値入力回路６は、それぞれの基準アナログ値入力回路においてランプ電圧の生成を行い、生成したランプ電圧をアレイプロセッサの各行の基準アナログ値入力線２に入力する。
なお、本実施形態における基準アナログ値入力回路６は、前述したように電流源、及びキャパシタ等により構成したが、同様の機能を有するものであればその他の回路構成であっても構わない。例えば、前述したランプ電圧波形に相当するデジタルデータを事前にメモリ等に保持し、クロックサイクルでデジタルデータを読み出しつつＤ/Ａ変換することによって、アナログ電圧としてアレイプロセッサに入力してもよい。
（カウンタ回路）
続いて、カウンタ回路５について説明する。カウンタ回路５は、図１に示すようにアレイプロセッサの各行に配置され、前述したようにランプ電圧が入力されるのと同期してカウント動作を開始する。本実施形態におけるカウンタ回路５はロジック回路から構成され、動作を開始すると順次最大値から値を１ずつカウントダウンして、そのカウントダウンした値をビットデータとして出力する一般的な機能を有する。
本実施形態においては、前述したランプ電圧を制御する動作制御回路１８に対するクロック信号と、カウンタ回路５のカウントダウンを実行するクロック信号は同一である。即ち、基準アナログ値入力回路６は、クロック信号に同期してアナログ値を生成し、当該アナログ値を基準アナログ値としてＰＥ１へ入力するが、カウンタ回路５もこのクロックに同期してカウント値のカウントを行う。カウンタ回路５はランプ電圧の最大電圧値Ｖmaxに相当する６３から、最小電圧値Ｖminに相当する０まで、順次カウントダウンを実行する。
また、カウンタ回路５のカウントダウン動作は、基準アナログ値入力回路６の電流源１４に対して入力される制御信号がＨｉｇｈ信号の間に実行され、Ｌｏｗ信号の間はカウントダウン動作を一時停止する。
以上説明したように、ランプ電圧を生成する基準アナログ値入力回路６と、カウンタ回路５の動作は、アレイプロセッサの行ごとに同期している。このため、カウンタ回路５の出力値によって、ランプ電圧の電圧値を６ビットの分解能でデジタル値に変換した値を参照することが可能となる。なお、本実施形態におけるカウンタ回路５は前述したように構成したが、同様の機能を有するものであればその他の回路構成であっても構わない。
（比較回路）
続いて、ＰＥ１内の比較回路１３の動作に関して説明する。本実施形態における比較回路１３は、電圧比較型のコンパレータにより構成されており、ランプ電圧がアレイプロセッサの各行に入力されると、コンパレータによってランプ電圧とキャパシタ１２の電圧値の比較処理が実行される。コンパレータは、キャパシタ１２の電圧値ＶCとランプ電圧ＶRの電圧値を比較し、ランプ電圧の電圧値がキャパシタ１２の電圧値を下回ると、フラグ信号としてＨｉｇｈ信号を出力する。
なお、この説明では、後述するソースフォロワ回路による電圧のレベルシフトは考慮しておらず、キャパシタ１２の電圧値ＶCとランプ電圧ＶRの電圧値に関する、本質的な比較処理の概念を説明したものである。実際には後述するように、両電圧の比較は、ソースフォロワ回路による電圧のレベルシフトを考慮して行われる。
ここで、コンパレータによる比較処理を図５を用いて詳細に説明する。図５は、比較回路１３としてのコンパレータの構成例を示す図である。
図５に示すように、本実施形態におけるコンパレータは、チョッパー型コンパレータの構成を有する。コンパレータは、インバータ２０、キャパシタ２１、ラッチ回路２３、スイッチ２４〜２７、ソースフォロワ回路２８、及びＡＮＤ回路２９を備える。
このコンパレータによる比較処理を順を追って説明する。まず初期状態において、ラッチ回路２３はＨｉｇｈ信号を保持しており、ＡＮＤ回路２９に対してＨｉｇｈ信号を出力する。
続いてスイッチ２６をオンすることによりインバータ２０の両端を短絡させて、インバータ２０の入力・出力それぞれの端子電圧Ｖ2、Ｖ3を式（２）に示すようにインバータ２０のしきい値電圧Ｖthinvに設定する。：
Ｖ2＝Ｖ3＝Ｖthinv・・・（２）
次に、スイッチ２６をオンのままにして、スイッチ２５をオンすることにより、各ＰＥ１における処理結果を電荷量または電圧値として保持するキャパシタ１２の電圧値を、ソースフォロワ回路２８を介して、キャパシタ２１に入力して保持する。ここで、一般的にソースフォロワ回路２８は電圧のレベルシフトをもたらすので、ソースフォロワ回路２８の出力電圧値をＶCcompとする。
この時、キャパシタ２１の両電極の電位Ｖ1とＶ2の電位差は以下の式（３）で表される。：
Ｖ1−Ｖ2＝ＶCcomp−Ｖthinv・・・（３）
次に、スイッチ２５、スイッチ２６をオフにする。これにより、キャパシタ２１の両端の電極をそれぞれフローティングノードとし、両電極間の電位差を保持する。
次に、スイッチ２４をオンにして、前述したようにアレイプロセッサの各行に入力されるランプ電圧値をキャパシタ２１の一方の端子に入力する。ここでランプ電圧（基準アナログ値）の電圧値をＶRとすると、以下の式（４）が成り立つ。：
Ｖ1−Ｖ2＝ＶR−Ｖ2＝ＶCcomp−Ｖthinv・・・（４）
従ってＶR＞ＶCcompのときＶ2＞Ｖthinvとなり、インバータ２０の出力はＬｏｗ信号となる。そして、ＶR≦ＶCcompとなった時、インバータ２０の出力がＨｉｇｈ信号となる。
ここで、インバータ２０の出力はＡＮＤ回路２９の入力であり、ラッチ回路２３の出力は前述したようにＨｉｇｈ信号である。従って、結果としてＡＮＤ回路２９の出力はＨｉｇｈ信号となる。
ＡＮＤ回路２９の出力信号は、比較処理結果によるフラグ信号として機能する。これによりランプ電圧とキャパシタ１２の電圧が一致したＰＥ１を参照することが可能となる。
なお、ランプ電圧は、ソースフォロワ回路２８によって生じるレベルシフト分を考慮して最大電圧値Ｖmax、及び最小電圧値Ｖminを設定している。
また、コンパレータにおいては、制御信号線４にＨｉｇｈ信号が入力されると、制御信号線４にスイッチ２７（この時、スイッチはオンしている。詳細は後述する）を介して接続するラッチ回路２３がリセットされ、ラッチ回路２３の出力がＬｏｗ信号となる。そのため、ＡＮＤ回路２９の出力信号（すなわちフラグ信号）はＬｏｗ信号となる。
なお、図５のラッチ回路２３に関しては、本実施形態に関わる機能の理解をより容易にするために、データ入力端子やクロック入力端子の記載を省略している。以上説明した比較回路１３の機能に関しては、アレイプロセッサの全体動作を説明する際に、再度説明する。
（アレイプロセッサの動作）
続いて、アレイプロセッサ全体の動作に関して説明を行う。図６は、本実施形態におけるアレイプロセッサの処理の流れを示すフローチャートである。また、図８Ａ、８Ｂ、８Ｃは、アレイプロセッサのある１行における処理の過程を例示する模式図である。
まず、アレイプロセッサの初期状態について説明する。図１に示すように、アレイプロセッサは行ごとに基準アナログ値入力回路６を備え、基準アナログ値が入力される。また、アレイプロセッサは、同様に行ごとにカウンタ回路５を備えている。また、各ＰＥ１（８１〜８５）は、行ごとにＰＥ１の列アドレスを出力するＢＵＳ型の出力信号線３を有しており、ＰＥ１における接続は、スイッチ１０,１１を介して制御される。
なお、本実施形態の場合、アレイプロセッサのアレイサイズは５×５であり、列アドレスは３ビットで表現されるため、出力信号線３も３ビットのデータに対応して３本の配線から構成される。なお図面では煩雑化を避けるため、３ビットのビット幅を有する配線として表示している。なお、出力信号線３のビット幅は、アレイプロセッサのアレイサイズによって適当に設定することができることは言うまでもない。
出力信号線３は、各ＰＥ１の列アドレスを保持するアドレスメモリ回路２０１に接続されるのであるが、アレイプロセッサにおける各ＰＥ１の列アドレスは確定している。このため、本実施形態におけるアドレスメモリ回路２０１は、各ＰＥ１内でそれぞれの列アドレスが３ビットで表現されるように、スイッチ１１を介して接続される配線を適切に電源線及びグランド線に接続している。例えば、図１、図２、図８では、列アドレスを００１等のビット列として示している。
また、各ＰＥ１は、ＰＥ１のフラグ信号出力を制御するためのＢＵＳ型の制御信号線４をそれぞれ有しており、ＰＥ１における接続は、スイッチ８,９を介して制御される。
なお本実施形態の場合、スイッチ８〜１１は、図７に示すようにＣＭＯＳトランスミッションゲート（以下ＴＧ）を備えている。図７は、スイッチの構成例を示す模式図である。
なお、各ＰＥ１内におけるＢＵＳ型の出力信号線３に関しては、初期状態において、図８Ａ(a)に示すように隣接ＰＥ１間のスイッチ１０が全てオンしており、ＰＥ１内のアドレスデータに接続するスイッチ１１が全てオフしている。図８Ａ(a)に示すように、出力信号線３の左端はグランド端子に接続されているため、初期状態では、出力信号線３の出力アドレスは、ビット表示で０００を示す。
なお、初期状態の出力アドレスと区別するために、本実施形態における列アドレスは、００１から１０１までの値を使用する。また、制御信号を入力する制御信号線４に関しては、図８Ａ(a)に示すように隣接ＰＥ１間のスイッチ８が全てオンしており、比較回路１３に接続するスイッチ９が全てオフしている。
次に、以上のように構成されたアレイプロセッサにおける動作を説明する。アレイプロセッサは、基準アナログ値入力回路６より、アレイプロセッサの各行にランプ電圧（基準アナログ値）を入力し、各行のカウンタ回路５のカウントダウン動作をスタートする（図６の処理Ｓ３０）。
本実施形態におけるランプ電圧は、前述したように時間に対して単調に減少する電圧波形を有する。ランプ電圧は、行毎に、ＰＥ１に共通に入力され、各ＰＥ１内では、比較回路１３に対する参照電圧となる。ここで、ランプ電圧が時間に対して単調に減少していく過程で、キャパシタ１２の電圧値がランプ電圧の電圧値と一致すると、ＰＥ１の比較回路１３はＨｉｇｈ信号を出力する。このＨｉｇｈ信号がランプ電圧値とキャパシタ１２の電圧値の一致を示すフラグ信号となる（図６の処理Ｓ３１）。
図８Ａ(b)では、例として３個のＰＥ１（８１，８２，８４）においてフラグ信号がＨｉｇｈ信号となった場合を示している。図８(b)中、フラグ信号がＨｉｇｈ信号となったＰＥ１（８１，８２，８４）を網掛けで示している。
なお、ＰＥ１内のキャパシタ１２の電圧値とランプ電圧の電圧値に関しては、実際には前述したようにソースフォロワ回路２８のレベルシフト分の差が存在するが、本質的にはキャパシタ１２の電圧値とランプ電圧の比較を目的とした処理である。このため、ここではレベルシフト分の電圧差を考慮せず、両者が一致するとして説明を行う。
フラグ信号がＨｉｇｈの場合、基準アナログ値入力回路６によるランプ電圧の変化とカウンタ回路５の動作は一時的にストップする（図６の処理Ｓ３２）。フラグ信号がＨｉｇｈ信号となった場合に、基準アナログ値入力回路６とカウンタ回路５の動作が一時的にストップするための回路構成は、例えば図９に示す回路構成で実現することができる。図９は、動作を一時停止するための回路構成例を示す図である。
図９において、各行に構成されたダイナミックＮＯＲ回路３９は、各ＰＥ１のフラグ信号を入力としている。従って、各行のＰＥ１の中で一つでもフラグ信号がＨｉｇｈ信号である場合、ダイナミックＮＯＲ回路３９はＬｏｗ信号を出力する。このダイナミックＮＯＲ回路３９が出力するＬｏｗ信号が前述した基準アナログ値入力回路６、及びカウンタ回路５の動作を制御するストップ信号となる。従って、ダイナミックＮＯＲ回路３９の出力信号（Ｌｏｗ信号）が入力されることにより、図３を用いて前述したように、基準アナログ値入力回路６、及びカウンタ回路５は動作を一時停止することが可能となる。
なお、図９においては、煩雑化を避けるために、ＰＥ１内のダイナミックＮＯＲ回路３９以外の回路構成を省略した。
また上記の説明では、行ごとにフラグ信号が一つでもＨｉｇｈレベルになると、対応する行の基準アナログ値入力回路６、及びカウンタ回路５が一時停止する構成を説明したが、これに限られない。例えば、行ごとに基準アナログ値入力回路６、及びカウンタ回路５を駆動するクロック信号の立ち上がりとストップ信号の同期を取り、その信号によって対応する行の基準アナログ値入力回路６、及びカウンタ回路５を一時停止してもよい。この場合、基準アナログ値入力回路６、及びカウンタ回路５の一時停止動作は、クロック信号に同期して実行される。従って、カウンタ回路５の出力値は実際には離散的な値を有するため、それぞれの離散値に相当するランプ電圧の単位電圧幅分の比較処理を連続して実行することになる。言い換えると、所定のアナログ値の幅の範囲内での比較処理を連続して実行することに相当する。
なお、本実施形態では、フラグ信号が基準アナログ値入力回路６とカウンタ回路５を一時的にストップするための回路構成を上記のように構成したが、同様の機能を有するものであれば、これ以外の回路構成でも良い。すなわち、フラグ信号の値によって基準アナログ値入力回路６、カウンタ回路５の動作が停止する構成、及びその動作は、必要とする処理に応じて自由に設計することができる。
続いて、フラグ信号が立ち上がったＰＥ１では、フラグ信号によってスイッチ１１をオンにしてアドレスメモリ回路２０１を出力信号線３に接続し、さらにスイッチ１０をオフにして出力信号線３の左側のＰＥ１との接続を切断する（図６のステップＳ３２）。また同時に、フラグ信号が立ち上がったＰＥ１では、フラグ信号を切り替えてスイッチ９をオンにすることによって制御信号線４を比較回路１３に接続し、さらにスイッチ８をオフにして制御信号線の左側のＰＥ１との接続を切断する（ステップＳ３２）。
例えば、図８Ａ(b)に示すようにある行における複数のＰＥ１（８１、８２、８４）でフラグ信号が立ち上がった場合を考える。この場合、ステップＳ３２により、フラグ信号が立ち上がった各ＰＥ１は出力信号線３の左側のＰＥ１との接続を切断する。このため、出力信号線３の出力端子には、フラグ信号が立ち上がったＰＥ１の中で最も右側に位置するＰＥ１（８４）のアドレスメモリ回路２０１のみが接続され、ＰＥ１（８４）に対応する列アドレスがアレイプロセッサのこの行の出力値として出力される。
また、一時停止しているカウンタ回路５は、停止状態でのカウント値を、列アドレスに対応するＰＥ１の処理結果のデジタル値として出力する（図６のステップＳ３３）。図８Ａ(b)では、カウンタの出力値は１１１０１０となっている。
このように、各ＰＥ１の列アドレスとカウンタ回路５の値を対応付けて出力することにより、アレイプロセッサを構成する各ＰＥ１の処理結果を、カウンタ回路５の出力値として得ることが可能となる。なお、各ＰＥ１の行アドレスは、アレイプロセッサを構成した時点で確定している。
出力された列アドレス、及びカウンタ回路５の出力値は、例えば対応するＰＥ１の行アドレスとともにメモリに保持しても良いし、外部回路に対して入力しても良く、所望の処理を実現するために適切に使用することができる。
続いてアドレス値が出力されると、図８Ａ(c)に示すように、アドレス値の出力を検知した制御信号回路７は、制御信号を制御信号線４の左向きに伝達する。この制御信号は、そのアドレス値を出力したＰＥ１（図８Ａ(b)の例では８４）に入力され、（比較回路）で説明したように、そのＰＥ１内の比較回路１３の出力信号であるフラグ信号を立ち下げる。
なお、制御信号回路７は、例えば、出力されたアドレス値と、アドレス値０００（どのＰＥ１のアドレスでもないデフォルトのアドレス値）とをアドレスコンパレータが比較し、両者が一致しない場合にアドレス値の出力を検知する。そして、制御信号としてＨｉｇｈ信号を出力する構成とすることができる。ただし、これに限られず、同様の機能を実現するものであれば、制御信号回路７はその他の回路構成としてもよい。
または、制御信号はフラグ信号が立ち上がってから所定のクロックサイクルで生成されるように設定しても良い。この場合、比較回路１３においては、制御信号線４にＨｉｇｈ信号が入力されると、制御信号線４にスイッチ２７を介して接続するラッチ回路２３がリセットされ、ラッチ回路２３の出力がＬｏｗ信号となる。そのため、比較回路１３の出力信号（すなわち、フラグ信号）はＬｏｗ信号となる。
なお、上記のタイミングで生成された制御信号は、あくまで直前にアドレス値を出力したＰＥ１（図８Ａ(b)の例では８４）にのみ入力されるようにタイミング調整されている。従って、直前にアドレス値を出力したＰＥ１におけるフラグ信号の立ち下り後に制御信号線４の接続状況が変化しても、そのＰＥ１に加えて、さらにその他のＰＥ１にまで入力されてしまうことはない。
列アドレスの出力を完了したＰＥ１のフラグ信号が前述したように制御信号により立ち下げられると、出力信号線３と各ＰＥ１との接続状況は図８Ｂ(d)のように変更される（図６のステップＳ３４）。すなわち図８Ｂ(d)を見ると分かる通り、出力信号線３に接続するＰＥ１の位置が、右から見て次にフラグ信号が立ち上がっているＰＥ１（図８Ｂ(d)の例では８２）に移動し、対応する列アドレスが出力される。
なお、この時点では既に前に出力されたＰＥ１の列アドレスに対しては、外部メモリに保持される等の必要な処理が完了しているものとする。またこの時、一時停止しているカウンタ回路５は、停止状態でのカウント値を、列アドレスに対応したＰＥ１の処理結果のデジタル値として出力することも、前のＰＥ１の列アドレスを出力した場合と同様である。
そしてさらに、アドレス値が出力されると、前のＰＥ１の列アドレスを出力した場合と同様に、制御信号が制御信号線４を左向きに伝達する。そして、今回アドレスを出力したＰＥ１（図８Ｂ(d)の例では８２）におけるフラグ信号を立ち下げる（図８Ｂ(e)、図８Ｂ(f)）。
以上の処理をフラグ信号が立ち上がっているＰＥ１全てに対して実行し終えると、図８Ｃ(g)に示すように、出力信号線３は左端の端子に接続され、初期状態と同様にアドレス０００を出力する。その結果、前述したのと同様に制御信号が制御信号線４を左向きに伝達する。このとき制御信号線４も初期状態と同様に左端の端子に接続されているため、制御信号はＰＥ１の左端に到達する（ステップＳ３５でＹＥＳ）。
制御信号がＰＥ１の左端に到達したら、これによりその行におけるある出力値（ランプ電圧のある電圧値）に関する処理が全て完了したものと判断される。このため、一時停止していた基準アナログ値入力回路６とカウンタ回路５の動作を再スタートして、その行のＰＥ１における比較処理を続行する。なお、制御信号回路７において、アドレス出力値をアドレス値０００（デフォルトのアドレス値）と比較し、両者が一致したらその行におけるある出力値（ランプ電圧のある電圧値）に関する処理が全て完了したものと判断してもよい。
そして制御信号回路７より、前述した図９に示すダイナミックＮＯＲ回路に対して、クロック信号としてＬｏｗ信号を入力してプリチャージを行い、ストップ信号をＨｉｇｈレベルにする。これにより、一時停止していた基準アナログ値入力回路６とカウンタ回路５の動作を再スタートして、その行のＰＥ１における比較処理を続行することができる。すなわち、フラグ信号がＨｉｇｈ信号となっているＰＥ１が無くなった時点で、前述したストップ信号がＨｉｇｈ信号となり、基準アナログ値入力回路６とカウンタ回路５は動作を再開する。
なお、すでにランプ電圧と一致した電圧値を示したキャパシタ１２を有し、列アドレスの出力を完了したＰＥ１においては、ラッチ回路２３の出力がＬｏｗ信号を維持する。このため、これ以降の比較処理ではフラグ信号がＨｉｇｈ信号となることはない。
以上説明した処理は、複数のＰＥ１においてフラグ信号が立ち上がった際に、各ＰＥ１からのアドレスデータの出力を調停し、順次出力することに相当する。従って、上記の機能を実現できるものであれば、それぞれの回路構成、及び動作はその他のものであっても構わない。
続いて図８Ｃ(h)に示すように、基準アナログ値入力回路６とカウンタ回路５の動作が再スタートし、ランプ電圧が減少するにつれて、前述したのと同様に同一の電圧値を示すキャパシタ１２を有するＰＥ１でフラグ信号がＨｉｇｈ信号となる。これに応じて、前述した列アドレスの出力処理を実行する（図６のステップＳ３０〜Ｓ３５）。
以上の処理をランプ電圧が最小電圧値を示す（ステップＳ３６でＹＥＳ）まで実行することで、図８Ｃ(i)に示すように、ある行における全てのＰＥ１の処理結果の出力処理が完了する（図６のステップＳ３６）。
さらに以上の処理をアレイプロセッサのそれぞれの行において完了するまで実行することで、全てのＰＥ１の処理結果の出力処理が完了する（図６のステップＳ３７）。
以上のように本実施形態に係る構成は、図１０に示すようにアレイプロセッサの行ごとに独立に処理を実行する。図１０は、本実施形態におけるアレイプロセッサの動作例を示す図である。このため、それぞれの行におけるアナログ・デジタル変換処理を並列かつ非同期に実行することが可能となる。従って、本実施形態における構成によれば、複数のデジタル情報を高速にアナログ情報に変換して、アレイプロセッサにおける処理結果を高速に出力することができる。
なお、上記の構成では、複数のＰＥ１がマトリクス状に配置され、マトリクスの同一行に属するＰＥ１毎に処理を行ったが、これに限られない。即ち、複数のＰＥ１を複数のグループにグループ分けし、このグループ毎に独立に基準アナログ値を入力してアナログ・デジタル変換を行うならばどのような構成でもよい。例えば、同一列に存在するＰＥ１を同一グループにグループ分けしたり、行非同期出力回路が多層構造を有する場合は、各層の同一位置に存在するＰＥ１を同一グループにグループ分けしたりして、グループ毎に処理を行ってもよい。
また、本実施形態では、基準アナログ値入力回路６が単調に減少する基準アナログ値を生成し、当該基準アナログ値がキャパシタ１２に記憶された値を下回った直後のカウンタの値をデジタル値として出力している。しかし、これは本質的にはキャパシタ１２に記憶されたアナログ情報と基準アナログ値とが一致したタイミングに相当する。つまり、上記構成では、クロックに同期して動作しているために、基準アナログ値がキャパシタ１２に記憶された値を下回った直後にデジタル値を出力している。このためキャパシタ１２のアナログ情報と基準アナログ値とが一致したタイミングであると本質的に認められるならば、デジタル値を出力するタイミングは実装に応じて適切に設計することができる。例えば、基準アナログ値がキャパシタ１２に記憶された値を下回った直前のタイミングや、基準アナログ値を単調に増加させる場合は、当該基準アナログ値がキャパシタ１２に記憶された値を上回った直後のタイミングとしてもよい。
＜＜第２実施形態＞＞
次に、図面を参照して本発明の第２実施形態を説明する。本実施形態における行非同期出力回路構成は、比較回路１３の回路構成が第１実施形態と異なっている。図１１は、本実施形態における比較回路１３の回路構成例を示す図である。
本実施形態における行非同期出力回路構成は、ＰＥ１における比較回路１３の回路構成が異なること以外は、第１実施形態で説明した行非同期出力回路構成と同様の回路構成を有する。従って本実施形態においては、第１実施形態における行非同期出力回路構成との相違点についてのみ説明を行い、その他の部分に関しては第１実施形態と同様として説明を省略する。
図１１に示すように、本実施形態における比較回路１３は電圧比較型のコンパレータであり、オペアンプ４０、ラッチ回路４１、ＡＮＤ回路４２、ソースフォロワ回路４３、スイッチ４４〜４６を備える。本コンパレータによる比較処理を順を追って説明する。
まず初期状態において、ラッチ回路４１にはＨｉｇｈ信号が保持されており、図１１に示すＡＮＤ回路４２に対してＨｉｇｈ信号を出力する。また、オペアンプ４０の入力端子−は、各ＰＥ１における処理結果を電荷量または電圧値として保持するキャパシタ１２の電圧値ＶCを、ソースフォロワ回路４３を介して電圧ＶCcompとして入力する。また、オペアンプ４０の入力端子＋は、第１実施形態で説明したのと同様に、アレイプロセッサの行ごとに入力されるランプ電圧値ＶRを入力する。
オペアンプ４０は両方の入力端子の電圧差を増幅する機能を有するため、入力電圧に少しでも差が有ると、出力電圧はＨｉｇｈ信号かＬｏｗ信号となる。すなわち、ＶR＞ＶCcompのときコンパレータの出力はＬｏｗ信号となり、ＶR≦ＶCcompのときコンパレータの出力はＨｉｇｈ信号となる。従って、本コンパレータの出力信号は、第１実施形態で説明した比較処理結果によるフラグ信号と同様に機能し、これによりランプ電圧とキャパシタ１２の電圧が一致したＰＥ１を参照することが可能となる。
また、コンパレータ（比較回路１３）においては、制御信号線４にＨｉｇｈ信号が入力されると、制御信号線４にスイッチ４４を介して接続するＰＥ１内のコンパレータのラッチ回路４１がリセットされ、ラッチ回路４１の出力がＬｏｗ信号となる。その結果ＡＮＤ回路４２の出力信号（すなわちフラグ信号）がＬｏｗ信号となる。この動作は第１実施形態と同様である。
本実施形態におけるその他の回路構成、回路動作は第１実施形態と同様であるため、説明を省略する。
上記のように、比較回路１３の構成は、図５に例示したものに限られず、同等の機能を有するならば、例えば、本実施形態で説明したもののような構成にしてもよい。
なお本実施形態においては、キャパシタ１２の電圧値ＶCをソースフォロワ回路４３を介して入力しているが、ソースフォロワ回路４３を介さずに直接キャパシタ１２の電圧値ＶCをオペアンプ４０の入力端子−に入力してもよい。その場合、ソースフォロワ回路４３による電圧のレベルシフトが生じないため、比較基準となるランプ電圧もこのレベルシフトの影響を差し引いた値とする。なお、キャパシタ１２の電圧値の入力時にソースフォロワ回路４３を介すかどうかは、実施の状況によって適宜変更することが可能である。
また第１実施形態ではコンパレータをチョッパ型コンパレータによって構成し、また本実施形態ではコンパレータをオペアンプによって構成したが、同様の比較処理を実行できるものであれば、その他の回路構成を用いても構わない。例えば、ラッチ型コンパレータを用いても、同様の機能を実現することができる。
また、各ＰＥ１ごとに構成した定電流源によって、キャパシタ１２に保持された処理結果に相当する電荷を引き抜いたり、もしくは電荷を蓄積し、それを比較回路１３によって所定の電圧と比較することによって前述のフラグ信号を生成してもよい。また本実施形態では詳細な説明は省略するが、各ＰＥ１における処理結果を電流値として参照し、基準アナログ値も電流値として比較を行ってもよい。つまり、前述したように、ＰＥ１における処理結果をアナログ値として比較することができるものであれば、それらの回路構成はどのような構成、及び手法であっても構わない。
以上説明したように、本実施形態における行非同期出力回路によって、アレイプロセッサにおける処理結果を高速に出力することが可能となる。
＜＜第３実施形態＞＞
次に、図面を参照して本発明の第３実施形態を説明する。本実施形態における行非同期出力回路構成は、第１実施形態における基準アナログ値入力回路６、カウンタ回路５、及び比較回路１３を異なる回路構成に置き換えたものである。
（基準アナログ値入力回路）
図１２は、本実施形態における基準アナログ値入力回路６の回路構成例を示す図である。図１２に示すように、基準アナログ値入力回路６は、電流源４７と、キャパシタ４８と、ソースフォロワ回路４９と、スイッチ５０と、動作制御回路５１と、ＡＮＤ回路５２を有する。
本実施形態における基準アナログ値入力回路６は、第１実施形態と同様に基準アナログ値となるランプ電圧を生成し、アレイプロセッサの各行に入力する。また、本実施形態における行非同期出力回路構成は、基準アナログ値入力回路６、カウンタ回路５、及び比較回路１３の回路構成が異なること以外は、第１実施形態で説明した行非同期出力回路構成と同様の回路構成を有する。従って本実施形態においては、第１実施形態における行非同期出力回路構成と異なる基準アナログ値入力回路６、カウンタ回路５、及び比較回路１３についてのみ説明を行い、その他の部分は説明を省略する。
図１２において、ランプ電圧の生成に際し、まずスイッチ５０をオンにして、キャパシタ４８の端子電圧をランプ電圧の最小電圧値Ｖminに初期化する。次にスイッチ５０をオフにして、キャパシタ４８の端子電圧をランプ電圧の最小電圧値Ｖminに保持する。
続いて、動作制御回路５１からＡＮＤ回路５２に対してＨｉｇｈ信号を入力する。なおこの時、ＡＮＤ回路５２に対しては、ストップ信号としてＨｉｇｈ信号が入力されている。このストップ信号は、第１実施形態で説明したように、フラグ信号によって生成される信号である。上記のように、ＡＮＤ回路５２の両端子への入力は上記のようにＨｉｇｈ信号であるため、ＡＮＤ回路５２の出力信号はＨｉｇｈ信号となり、電流源４７に対して制御信号として入力される。
本実施形態において、電流源４７は定電流源として機能し、制御信号としてＨｉｇｈ信号が入力される間キャパシタ４８に対して定電流を出力する。このため、キャパシタ４８の端子電圧は時間に対して単調に増加するランプ電圧を示す。なお、ランプ電圧は、時間に対して線形に変化する電圧のみを指すのではなく、その一部が時間に対して一定電圧を示したり、または階段状に変化する電圧も含むものである。具体的な電圧波形は以降に示す。
キャパシタ４８の端子電圧（ランプ電圧）は、ソースフォロワ回路４９を介してプロセッサアレイの各行に対して入力される。
なお第１実施形態と同様に、実際にはストップ信号は、各ＰＥ１における比較処理結果（フラグ信号）に応じてＨｉｇｈ信号とＬｏｗ信号とで切り替わる。このため、ストップ信号がＬｏｗ信号の間は、電流源４７に対して制御信号としてＬｏｗ信号が入力されて、キャパシタ４８への電流の流入がストップするため、結果としてランプ電圧が時間に対して一定値を示すことになる。従って、例えばランプ電圧は図１３に示すような時間変化を有する波形となる。図１３はランプ電圧の変動例を示す図である。
なお、１クロックサイクルの間にキャパシタ４８に流入して蓄積される電荷量ΔＱを式（５）のように設定する。：
ΔＱ＝Ｃ(Ｖmax−Ｖmin)／（２6−１）・・・（５）
ここで、Ｃはキャパシタ４８の容量値を示し、Ｖmaxはランプ電圧の最大電圧値を示す。
従って、キャパシタ４８の端子電圧値は、制御信号として電流源４７に対して入力されるＨｉｇｈ信号のトータル時間幅（電圧がＨｉｇｈである総時間）が、２6−１＝６３クロックサイクルとなった時点で最大電圧値Ｖmaxとなる。すなわち、各クロックサイクルごとに示すランプ電圧値は、ＰＥ１における処理結果に相当するキャパシタ１２の電圧値を６ビットの分解能で換算したときの電圧値に相当する。
なお、図１３に示したランプ電圧波形はあくまで一例であり、各ＰＥ１における比較処理結果に応じて様々な波形形状を取りうる。なお、本実施形態における基準アナログ値入力回路６は、前述したように構成したが、同様の機能を有するものであればその他の回路構成であっても構わない。
（カウンタ回路）
続いて、カウンタ回路５について説明する。カウンタ回路５は、図１に示すようにアレイプロセッサの行ごとに構成され、前述したようにランプ電圧が入力されるのと同期してカウント動作を開始する。
本実施形態におけるカウンタ回路５はロジック回路から構成され、動作を開始すると順次最小値から値を１ずつカウントアップして、そのカウントアップした値をビットデータとして出力する一般的な機能を有する。本実施形態においては、前述したランプ電圧を制御する動作制御回路５１に対するクロック信号と、カウンタ回路５のカウントアップを実行するクロック信号は同一である。カウンタ回路５はランプ電圧の最小電圧値Ｖminに相当する０から、最大電圧値Ｖmaxに相当する６３まで、順次カウントアップを実行する。
また、カウンタ回路５の動作は、前述した基準アナログ値入力回路６の動作と同期している。即ち、カウントアップ動作は、基準アナログ値入力回路６の電流源４７に対して入力される制御信号がＨｉｇｈ信号の間に実行され、Ｌｏｗ信号の間はカウントアップ動作を一時停止する。
このように、ランプ電圧を生成する基準アナログ値入力回路６と、カウンタ回路５の動作は、アレイプロセッサの行ごとに同期している。このため、カウンタの出力値によって、ランプ電圧の電圧値を６ビットの分解能でデジタル値に変換した値を参照することが可能となる。
なお、本実施形態におけるカウンタ回路５は前述したように構成されるが、同様の機能を有するものであればその他の回路構成であっても構わない。
（比較回路）
続いて、比較回路１３について説明する。図１４は、本実施形態における比較回路１３の構成例を示す図である。本実施形態における比較回路１３は、図１４に示すように、第１実施形態で説明した比較回路１３（図５）に対して、インバータ２０の後段にさらにインバータ２２を挿入した構成を有する。
本実施形態の比較回路１３においては、ＶR＜ＶCcompのときインバータ２２の出力はＬｏｗ信号となる。そしてＶR≧ＶCcompとなった時、インバータ２２の出力がＨｉｇｈ信号となる。このように、比較回路１３における比較処理において、フラグ信号に対するＶRとＶCcompの大小関係が反転している。
従って、前述した単調に増加するランプ電圧を基準アナログ値とすることにより、よりキャパシタ１２の電圧値が小さいＰＥ１からフラグ信号がＨｉｇｈ信号となるようにすることができる。
上記のように、基準アナログ値は時間に対して単調に増加させても、第１実施形態の構成と同等に動作させることができる。
以上説明した基準アナログ値入力回路６はアレイプロセッサの行ごとに構成されており、それぞれの基準アナログ値入力回路６においてランプ電圧の生成を行い、アレイプロセッサの各行に入力することは第１実施形態と同様である。またカウンタ回路５はアレイプロセッサの行ごとに構成されており、基準アナログ値入力回路６と同期して動作を行い、カウント値を出力することも第１実施形態と同様である。
また比較回路１３に関しては、前述したインバータ２２が挿入されたことによる動作の相違以外については、第１実施形態と同様である。また上述した基準アナログ値入力回路６、カウンタ回路５、及び比較回路１３以外のその他の回路構成、及び回路動作に関しては第１実施形態と同様である。従って以上説明したように、本実施形態における行非同期出力回路によって、アレイプロセッサにおける処理結果を高速に出力することが可能となる。
＜＜第４実施形態＞＞
以下、図面を参照して本発明の第４実施形態を説明する。本実施形態における行非同期出力回路構成は、第１実施形態における行非同期出力回路構成と同様の回路構成を有しているが、基準アナログ値入力回路６とカウンタ回路５の動作が異なっている。このため、本実施形態においては、第１実施形態と異なる動作をする基準アナログ値入力回路６とカウンタ回路５についてのみ説明を行い、その他の部分に関しては説明を省略する。
本実施形態では、基準アナログ値入力回路６とカウンタ回路５において、事前に設定したランプ電圧値、予め設定したカウンタ値になった場合に、基準アナログ値入力回路６、カウンタ回路５の動作を終了し、同時に比較処理も終了する。すなわち、例えば第１実施形態と同様に構成し、かつΔＱを同様に設定した基準アナログ値入力回路６において、図１５に示すようにランプ電圧値が事前に設定したＶTに達した時点で処理を終了する。ただし、図１５はランプ電圧の変動例を示す図である。またこの時、基準アナログ値入力回路６と同期して動作するカウンタ回路５の動作も終了する。
動作を終了するときにカウンタ回路５が出力する値Ｃｏｕｎｔは、以下の式(６)で表される。：
Ｃｏｕｎｔ＝６３−Ｃ(Ｖmax−ＶT)／ΔＱ・・・（６）
基準アナログ値入力回路６、カウンタ回路５を以上の様に動作させた場合、ＰＥ１が有するキャパシタ１２に保持された処理結果に関して、ＶCcompがＶT未満となるものは、対応するＰＥ１の列アドレス出力が行われない。これは、ＰＥ１における処理結果をデジタル値に換算した際の、Ｃｏｕｎｔの値未満のものの出力を行わないことを意味している。すなわち、事前に設定したしきい値以上のものだけを出力するしきい値処理を実行することに相当する。
また、同様の処理は第３実施形態の回路構成においても実行することができる。すなわち、ランプ電圧値が事前に設定したＶTに達した時点で処理を終了し、かつ基準アナログ値入力回路６と同期して動作するカウンタ回路５の動作も終了したとする。この場合、ＰＥ１が有するキャパシタ１２に電圧値として保持された処理結果に関して、ＶCcompがＶTより大きいものは、対応するＰＥ１の列アドレス出力が行われない。これは、ＰＥ１における処理結果をデジタル値に換算した際の、Ｃｏｕｎｔの値より大きいものの出力を行わないことを意味しており、事前に設定したしきい値以下のものだけを出力するしきい値処理を実行することに相当する。
つまり、本質的に、キャパシタ１２に記憶されたアナログ情報と基準アナログ値とが一致したときのカウンタ値を出力することで、アナログ情報を適切にデジタル変換することができる。
以上説明したように、本実施形態における行非同期出力回路によって、アレイプロセッサにおける処理結果を高速に出力し、さらに処理結果に対するしきい値処理を実行することが可能となる。
＜＜第５実施形態＞＞
次に、図面を参照して本発明の第５実施形態を説明する。本実施形態における行非同期出力回路構成は、出力信号線３、及び制御信号線４の回路構成が第１実施形態と異なっている。従って本実施形態においては、第１実施形態における行非同期出力回路構成と異なる出力信号線３、及び制御信号線４についてのみ説明を行い、その他の部分に関しては説明を省略する。
図１６は、本実施形態における出力信号線３、及び制御信号線４の構成例を示す図である。図１６に示すように、出力信号線３、及び制御信号線４は、各行のＰＥ１間の接続にバッファ回路５３を有する。
なお、本実施形態におけるバッファ回路５３は、図１７に示すように２段に接続したインバータ５４により構成される。ただし、図１７はバッファ回路５３の構成例を示す図である。また、出力信号線３に関しては、本実施形態の場合３ビットのビット幅を有するため、バッファ回路５３は実際には各ビットごとの配線に対して適用される。
出力信号線３、及び制御信号線４の配線長が長くなり、かつＰＥ１ごとに挿入されるスイッチ８〜１１のオン抵抗成分が大きくなった場合、信号伝達における遅延時間の増大が生じることがある。それに対して、本実施形態ではバッファ回路５３を挿入しているため、遅延時間の増大を防止することができる。
なお、バッファ回路５３は必ずしも全てのＰＥ１間の接続に適用する必要は無く、必要に応じてＰＥ１間の接続に挿入すれば良い。また、出力信号線３、及び制御信号線４のそれぞれに関して独立にバッファ回路５３の構成を決定することができる。また、バッファ回路５３は、同様の機能を有するものであれば、前述した構成以外のものを用いても良い。
以上説明したように、本実施形態における行非同期出力回路によれば、信号伝達における遅延時間を抑制しつつ、アレイプロセッサにおける処理結果を高速に出力することが可能となる。
＜＜第６実施形態＞＞
次に、図面を参照して本発明の第６実施形態を説明する。本実施形態における行非同期出力回路構成は、アレイプロセッサにおいて、出力信号線３に接続するスイッチとして、ＴＧでは無くマルチプレクサ５５を使用する点が第１実施形態の構成と異なる。従って本実施形態においては、第１実施形態における行非同期出力回路構成と異なる、出力信号線３に接続するスイッチについてのみ説明を行い、その他の部分に関しては説明を省略する。
（プロセッサエレメント）
図１８は、本実施形態における１つのプロセッサエレメント（ＰＥ）１の詳細な回路構成例を示す図である。図１８に示すように、本実施形態における出力信号線３に接続するスイッチは、マルチプレクサ５５によって構成される。なお出力信号線３に関しては、本実施形態の場合３ビットのビット幅を有するため、マルチプレクサ５５は実際には各ビットごとの配線に対して適用される。
図１９はマルチプレクサ５５の回路構成例を示す図である。図１９に示すように、マルチプレクサ５５は３個のＮＡＮＤ回路５６と、１個のインバータ５７を有し、制御信号として入力されるフラグ信号に応じて、二つの入力から一つの信号を選択する機能を有する。
第１実施形態では１本の出力信号線３を、それぞれ２個のＴＧを用いてフラグ信号を制御信号として逆相で動作させることで、図８Ａ、図８Ｂ、図８Ｃに例示した接続状態に切り替えていた。それに対して本実施形態では、マルチプレクサ５５を用いてフラグ信号を制御信号として、同様の機能を実現することが可能となる。
例えば、あるＰＥ１でフラグ信号がＨｉｇｈとなると、マルチプレクサ５５は左側に隣接するＰＥ１との出力信号線３の接続を遮断し、自ＰＥ１内のアドレスデータとの接続を選択する。従って、第１実施形態と同様に、ＰＥ１のアドレスデータを適切に出力することが可能となる。
なお第１実施形態では出力信号線３の接続をＴＧによって構成し、また本実施形態ではマルチプレクサ５５によって構成したが、同様の配線接続切り替えを実現できるものであれば、その他の回路構成を用いても構わない。例えば、本実施形態では詳細な説明は割愛するが、出力信号線３をトライステートＢＵＳとして構成することによっても同様の機能を実現することが可能である。
なお、本実施形態では詳細な説明を割愛するが、制御信号線４に関しても、前述した出力信号線３と同様にＴＧ以外の回路を使用してスイッチを構成することが可能である。すなわち、出力信号線３、及び制御信号線４におけるデータの入出力において、調停機能を実現できるものであれば、以上説明した回路構成以外の回路構成であっても構わない。
以上説明したように、本実施形態における行非同期出力回路によって、アレイプロセッサにおける処理結果を高速に出力することが可能となる。
＜＜第７実施形態＞＞
次に、図面を参照して本発明の第７実施形態を説明する。本実施形態に係る構成は、ＰＥ１を識別する情報をアドレスデータにエンコードするエンコーダ回路を備えている。本実施形態における行非同期出力回路構成は、第１実施形態における行非同期出力回路構成と同一の構成、及び処理手順を含むため、以下の説明においては、同一部分に関する説明は省略する。
（行非同期出力回路）
図２０は本実施形態のアレイプロセッサにおける行非同期出力回路の構成例を示す図である。図２０に示すように、本実施形態における行非同期出力回路構成は、プロセッサエレメント（以下ＰＥ１）が相互に結合したアレイプロセッサとしての構成を有する。なお、アレイプロセッサはｍ行ｎ列（ｍ、ｎは１以上の整数値）のいかなる構成もとり得るが、図２０は３行３列の場合を例示している。
また、図２０に示すように、アレイプロセッサは、基準アナログ値入力線２を各行に有している。そして、各ＰＥ１は、ＰＥ１のフラグ信号を出力するための出力信号線５８をＰＥ毎に独立に有している。また、図２０に示すように、アレイプロセッサの出力信号線５８の出力端子側（アレイプロセッサの右側）にはカウンタ回路５が構成されている。また、アレイプロセッサの基準アナログ値入力線２の入力端子（アレイプロセッサの左側）には、基準アナログ値入力回路６が構成されている。
（プロセッサエレメント）
図２１は、１つのプロセッサエレメント（ＰＥ）１の詳細な回路構成例を示す図である。図２１に示すように、本実施形態におけるＰＥ１は、キャパシタ１２と、比較回路１３から構成される。
まず本実施形態においては、第１実施形態と同様に、ＰＥ１における処理結果は、各ＰＥ１が有するキャパシタ１２に電荷量または電圧値として保持されている。また、処理の内容は問わず、処理結果としては、キャパシタ１２に蓄積された電荷量または電圧値として参照されるもの全てが含まれることも第１実施形態と同様である。また、第１実施形態と同様に、ＰＥ１における処理結果であるキャパシタ１２の電荷量または電圧値は、６ビットのデジタルデータとして読み出される。
なお、基準アナログ値入力回路６、カウンタ回路５は第１実施形態と同様であるため、説明を省略する。また、ＰＥ１内の比較回路１３の動作に関しても、第１実施形態と同様であるため、説明を省略する。
（アレイプロセッサの動作）
次に、アレイプロセッサ全体の動作に関して図２２を参照して説明を行う。図２２は本実施形態におけるアレイプロセッサの動作の流れを示すフローチャートである。
図２０に示すように、アレイプロセッサには行ごとに基準アナログ値入力回路６が構成され、基準アナログ値が入力される。また、同様に行ごとにカウンタ回路５が構成されている。そして、各ＰＥ１はそれぞれ、比較結果を示すフラグ信号を出力する出力信号線５８を有している。
以上のように構成されたアレイプロセッサは、まず、基準アナログ値入力回路より、アレイプロセッサの各行にランプ電圧を入力する（図２２におけるステップＳ５９）。
本実施形態におけるランプ電圧は、第１実施形態で説明したのと同様に、時間に対して単調に減少する電圧波形を有する。このランプ電圧は、各行のＰＥ１に基準アナログ値入力線２を介して共通に入力され、各ＰＥ１内では、比較回路１３に対する基準電圧となる。
ここで、ランプ電圧が時間に対して単調に減少していく過程で、キャパシタ１２の電圧値がランプ電圧の電圧値と一致したＰＥ１の比較回路１３はＨｉｇｈ信号を出力する。このＨｉｇｈ信号はランプ電圧値とキャパシタ１２の電圧値の一致を示すフラグ信号となる（ステップＳ６０）。
なお、ＰＥ１内のキャパシタ１２の電圧値とランプ電圧の電圧値には、実際には前述したようにソースフォロワ回路２８のレベルシフト分の差が存在する。しかし、本質的にはキャパシタ１２の電圧値と基準電圧の比較を目的とした処理であるため、ここではレベルシフト分の電圧差を考慮せず、両者が一致すると表現している。
このフラグ信号は、ＰＥ１ごとに構成された出力信号線５８により出力される（ステップＳ６０）。このとき、フラグ信号の立ち上がり時のカウンタ回路５の値が、フラグ信号を出力したＰＥ１の処理結果のディジタル値として参照される（ステップＳ６０）。
また、出力信号線５８は全てのＰＥ１に対して個別に構成されているため、各フラグ信号がそれぞれ対応するＰＥ１の位置情報を表すこととなる。すなわち、各ＰＥ１の位置情報と、カウンタ回路５の値を対応付けて出力することにより、アレイプロセッサを構成する各ＰＥ１の処理結果を出力することが可能となる。
なお図２３に示すように、出力された各フラグ信号は、アレイプロセッサの行ごとに配置されたエンコーダ回路６３によって対応するＰＥ１の列アドレス値に変換することができる。ただし、図２３は、エンコーダ回路６３を設けた行非同期出力回路の構成例を示す図である。
図２４は、３入力・２ビット出力のエンコーダ回路６３の構成例を示す図である。図２４（ａ）に示すように、エンコーダ回路６３は、ＮＯＲ回路６４と、ＯＲ回路６５と、インバータ６６を有し、フラグ信号１〜３の入力をエンコードする。また、図２４（ｂ）の真理値表に示すように、エンコーダ回路６３は、２ビットの列アドレス値を出力する機能を有する。なお、本実施形態では、ＰＥ１の列アドレスとして０１〜１１の２ビットの値を使用している。
なおエンコーダ回路を用いる場合は、あるクロックタイミングにおいて複数のＰＥ１でフラグ信号がＨｉｇｈ信号となる時に、それぞれのフラグ信号のエンコード処理を一つずつ順番に実行するように設定することができる。上記の処理に関しては、第１実施形態で説明した、出力の調停手法と本質的に同一の処理であるため、詳細な説明は割愛する。
また、図２３ではエンコーダ回路６３をアレイプロセッサの外部に配置するように記載したが、アレイプロセッサの内部に組み込むように構成しても構わない。また、エンコーダ回路を使用しないで、フラグ信号自体を外部メモリ回路のアドレス指定信号として用いてもよい。また、フラグ信号の立ち上がり時のカウンタ回路５の値は、対応するＰＥ１のフラグ信号、またはエンコードされたアドレス値と対応付けてメモリ回路等に記憶してもよい。
上記のようにアレイプロセッサから出力されたＰＥ１の処理結果、及び位置情報は、所望の処理を実現するために必要に応じて適当に用いることができる。
次に、ランプ電圧が減少するにつれて、前述したのと同様に、ランプ電圧と同一の電圧値を示すキャパシタ１２を有するＰＥ１でフラグ信号が立ち上がり、前述した出力処理を実行する。以上の処理をランプ電圧が最小電圧値を示すまで実行することで、全てのＰＥ１の処理結果の出力が完了する（図２２におけるステップＳ６１、Ｓ６２）。
以上説明したように、本実施形態における行非同期出力回路によって、アレイプロセッサにおける処理結果を高速に出力することが可能となる。
なお、上記の行非同期出力回路を備える情報処理装置は、アナログ・デジタル変換を高速に実行できるため、高速動作することができる。このような情報処理装置は、例えば、デジタルカメラ、デジタルビデオカメラ、携帯電話、パーソナルコンピュータ、ワークステーション、ＰＤＡ等の機器に実装することができる。
以上のように、上記実施形態における行非同期出力回路構成は、処理結果に相当するアナログ値と基準アナログ値との比較処理をアレイプロセッサの行ごとに非同期に実行して出力を得るため、アナログ・デジタル処理を高速に実行することができる。
アレイプロセッサとしての行非同期出力回路の構成を示す図である。 プロセッサエレメントの詳細な回路構成例を示す模式図である。 基準アナログ値入力回路の構成例を示す模式図である。 ランプ電圧の変動例を示す図である。 比較回路としてのコンパレータの構成例を示す図である。 アレイプロセッサの処理の流れを示すフローチャートである。 スイッチの構成例を示す模式図である。 、 、 アレイプロセッサのある１行における処理の過程を例示する模式図である。 動作を一時停止するための回路構成例を示す図である。 アレイプロセッサの動作例を示す図である。 比較回路の回路構成例を示す図である。 基準アナログ値入力回路の構成例を示す図である。 ランプ電圧の変動例を示す図である。 比較回路の構成例を示す図である。 ランプ電圧の変動例を示す図である。 出力信号線、及び制御信号線の構成例を示す図である。 バッファ回路の構成例を示す図である。 プロセッサエレメントの詳細な回路構成例を示す模式図である。 マルチプレクサの回路構成例を示す図である。 アレイプロセッサにおける行非同期出力回路の構成例を示す図である。 プロセッサエレメントの詳細な回路構成例を示す模式図である。 アレイプロセッサの動作の流れを示すフローチャートである。 エンコーダ回路を設けた行非同期出力回路の構成例を示す図である。 エンコーダ回路の構成例を示す図である。

Claims (6)

  1. アナログ情報を記憶する記憶手段と、該記憶手段に記憶されたアナログ情報と入力された基準アナログ値とを比較する比較手段とをそれぞれ有し、マトリクス配置された、複数のプロセッサ手段と、
    前記マトリクスの行毎に設けられ、各行毎のクロック信号に同期して変化するアナログ値を生成し、当該アナログ値を前記基準アナログ値として、対応する行に属する前記プロセッサ手段へ入力する入力手段と、
    前記マトリクスの行毎に設けられ、各行毎のクロック信号に同期してカウント値のカウントを行い、対応する行に属する前記プロセッサ手段の中の前記比較手段において前記アナログ情報と前記基準アナログ値とが一致した場合に、該アナログ情報に対応するデジタル情報として当該カウント値を出力するカウンタ手段と、
    前記マトリクスの行毎に、該行に属する前記プロセッサ手段によって共有されるバス型配線を用いて、前記アナログ情報と前記基準アナログ値とが一致した前記プロセッサ手段を識別する識別情報を出力する出力手段と、
    前記マトリクスの行毎に、各プロセッサ手段について、前記アナログ情報と前記基準アナログ値とが一致した場合に、前記バス型配線と当該プロセッサ手段より後段のプロセッサ手段との接続を切断し、当該プロセッサ手段の識別情報出力後に、切断した接続を回復することにより、前記出力手段が、前記アナログ情報と前記基準アナログ値とが一致した複数の前記プロセッサ手段の識別情報を、前記バス型配線を用いて順に出力するように制御する制御手段と、を備えることを特徴とする情報処理装置。
  2. 前記出力手段が、前記プロセッサ手段の中の前記比較手段からの、前記アナログ情報と前記基準アナログ値とが一致したことを示す出力を、当該プロセッサ手段を識別する前記識別情報にエンコードするエンコード手段を備えることを特徴とする請求項１に記載の情報処理装置。
  3. 前記入力手段は、時間に対して単調に増加又は減少する前記アナログ値を生成することを特徴とする請求項１または２に記載の情報処理装置。
  4. 前記入力手段がしきい値まで単調に増加又は減少する前記アナログ値を生成することで、前記カウンタ手段より当該しきい値以下または以上のカウント値を出力することを特徴とする請求項３に記載の情報処理装置。
  5. 前記記憶手段はキャパシタであり、
    前記比較手段は電圧比較型のコンパレータである、ことを特徴とする請求項１乃至４のいずれか１項に記載の情報処理装置。
  6. 前記カウンタ手段が出力したデジタル情報を処理する処理手段を更に備えることを特徴とする請求項１乃至５のいずれか１項に記載の情報処理装置。
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