JP6819114B2 - コンパレーター、回路装置、物理量センサー、電子機器及び移動体 - Google Patents

Description

本発明は、コンパレーター、回路装置、物理量センサー、電子機器及び移動体等に関する。

入力電圧レベルを時間（例えば信号エッジの遅延時間や、パルス信号のパルス幅、クロック信号の周期等）に変換し、その時間を比較することによって入力電圧レベルの比較を行うタイムドメイン（Time-Domain）型コンパレーターが知られている。

例えば特許文献１には、タイムドメイン型コンパレーターと、それを用いた逐次比較型Ａ／Ｄ変換器が開示されている。特許文献１のタイムドメイン型コンパレーターは、第１、第２入力電圧及びクロック信号が入力される第１、第２の電圧時間変換回路を含み、第１、第２の電圧時間変換回路におけるクロック信号の遅延時間（第１、第２遅延時間）を比較することで第１、第２入力電圧を比較する。第１の電圧時間変換回路は複数の遅延段を含み、各遅延段は２段のインバーターを含んでいる。１段目のインバーターとグランドの間にはＮ型トランジスターが設けられ、２段目のインバーターと電源の間にはＰ型トランジスターが設けられている。そして、Ｎ型トランジスターには第１入力電圧が入力され、Ｐ型トランジスターには第２入力電圧が入力される。第２の電圧時間変換回路は、同様の構成であるが、Ｎ型トランジスターには第２入力電圧が入力され、Ｐ型トランジスターには第１入力電圧が入力される。このような構成により、第１、第２入力電圧の大小に応じて第１、第２遅延時間の大小が決まり、電圧比較が可能となっている。

米国特許第８３７３４４４号明細書

上記のようなタイムドメイン型コンパレーターでは、遅延時間（電圧を時間に変換するゲイン）は遅延段の段数で決まっており、その遅延段の段数の分だけレイアウト面積が必要であるという課題がある。例えば、遅延時間を大きくするためには遅延段の段数を増やす必要があり、レイアウト面積が増大する。

例えば上記の特許文献１では、クロック信号の一方のエッジのみを遅延させる構成になっているため、遅延時間を増やすには段数を増やさなければならない。即ち、複数の遅延段に一方のエッジ（立ち上がりエッジ）を入力し、そのエッジを遅延させた場合、次の入力エッジは必ず他方のエッジ（立ち下がりエッジ）となる。そのため、複数の遅延段の出力を入力側にフィードバックして繰り返し遅延させようとしても、２周目の立ち下がりエッジを遅延させることができない。即ち、複数の遅延段の出力を入力側にフィードバックして繰り返し遅延させることができないので、遅延時間を増やすには段数を増やす必要がある。

本発明の幾つかの態様によれば、遅延時間を確保しつつレイアウト面積を削減可能なコンパレーター、回路装置、物理量センサー、電子機器及び移動体等を提供できる。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、第１の遅延回路を有し、第１の入力信号と第２の入力信号とが入力される第１の電圧時間変換回路と、第２の遅延回路を有し、前記第１の入力信号と前記第２の入力信号とが入力される第２の電圧時間変換回路と、前記第１の電圧時間変換回路の出力信号と前記第２の電圧時間変換回路の出力信号とに基づいて、前記第１の入力信号と前記第２の入力信号との大小を判定する判定回路と、を含み、前記第１の遅延回路が有する第１の遅延ユニットは、前記第１の入力信号に基づき電流が制御される第１の第１導電型トランジスターと、前記第２の入力信号に基づき電流が制御される第１の第２導電型トランジスターと、前記第１の第１導電型トランジスターと前記第１の第２導電型トランジスターとの間に設けられ、前記第１の遅延ユニットの入力信号を遅延させて出力する第１の遅延バッファーと、を有し、前記第２の遅延回路が有する第２の遅延ユニットは、前記第２の入力信号に基づき電流が制御される第２の第１導電型トランジスターと、前記第１の入力信号に基づき電流が制御される第２の第２導電型トランジスターと、前記第２の第１導電型トランジスターと前記第２の第２導電型トランジスターとの間に設けられ、前記第２の遅延ユニットの入力信号を遅延させて出力する第２の遅延バッファーと、を有するコンパレーターに関係する。

本発明の一態様によれば、第１の遅延バッファー及び第２の遅延バッファーは、第１導電型トランジスターと第２導電型トランジスターとの間に設けられる。そして、各トランジスターのゲートにコンパレーターの第１の入力信号又は第２の入力信号が入力され、トランジスターに流れる電流が第１の入力信号又は第２の入力信号に基づき制御される。これにより、第１の遅延バッファー及び第２の遅延バッファーが立ち上がりエッジ及び立ち下がりエッジの両方を遅延できるようになる。遅延回路が両方のエッジを遅延できるので、一方のエッジを遅延させた後にその出力を入力側にフィードバックさせて他方のエッジを遅延させることが可能となる。これにより、遅延回路で複数回、エッジを遅延させることが可能となり、遅延時間を確保しつつレイアウト面積を削減することが可能となる。

また本発明の一態様では、前記第１の遅延回路及び前記第２の遅延回路の各遅延回路は、直列に接続される複数の遅延ユニットを有してもよい。

このように、各遅延回路が複数の遅延ユニットを有することで、電圧を時間に変換するゲインを増加させることができる。

また本発明の一態様では、前記第１の遅延回路では、前記複数の遅延ユニットの少なくとも２つの遅延ユニットで前記第１の第１導電型トランジスター及び前記第１の第２導電型トランジスターが共用され、前記第２の遅延回路では、前記複数の遅延ユニットの少なくとも２つの遅延ユニットで前記第２の第１導電型トランジスター及び前記第２の第２導電型トランジスターが共用されてもよい。

このようにすれば、２つの遅延ユニットのうち一方の遅延ユニットが第１導電型トランジスター及び第２導電型トランジスターの一方を用い、他方の遅延ユニットが第１導電型トランジスター及び第２導電型トランジスターの他方を用いる。これにより、遅延を制御する第１導電型トランジスター及び第２導電型トランジスターが有効に用いられ、更にレイアウト面積を削減できる。

また本発明の一態様では、前記第１の遅延バッファー及び前記第２の遅延バッファーは、前記判定回路の判定結果が確定した場合に、供給される電源電圧が所定の電圧に設定されてもよい。

遅延バッファーを第１導電型トランジスターと第２導電型トランジスターとの間に設けたことで、遅延バッファーの出力信号のエッジがなだらかに変化する。そうすると、コンパレーターの次の比較の際に、遅延バッファーの出力信号が電源レベルから始まらずに、十分な遅延が生じない可能性がある。この点、本発明の一態様によれば、判定回路の判定結果が確定した場合に、遅延バッファーに供給される電源電圧が所定の電圧に設定されることで、コンパレーターの次の比較の際に、遅延バッファーの出力信号が電源レベルになった状態から始めることが可能となる。

また本発明の一態様では、前記第１の遅延バッファーは、前記第１の第１導電型トランジスター及び前記第１の第２導電型トランジスターのいずれか１つに流れる電流に基づき遅延時間が制御され、前記第２の遅延バッファーは、前記第２の第１導電型トランジスター及び前記第２の第２導電型トランジスターのいずれか１つに流れる電流に基づき遅延時間が制御されてもよい。

本発明の一態様によれば、各エッジにおいては第１導電型トランジスター及び第２導電型トランジスターのいずれか１つに流れる電流に基づき遅延時間が制御されるようになっている。そして、遅延バッファーに対して第１導電型トランジスター及び第２導電型トランジスターの両方が設けられることによって、両エッジで遅延時間を制御することが可能となっている。

また本発明の一態様では、前記第１の電圧時間変換回路は、前記第１の遅延回路の入力信号を生成する第１の入力信号生成回路と、前記第１の遅延回路の出力信号に基づいて動作する第１のラッチ回路と、をさらに含み、前記第２の電圧時間変換回路は、前記第２の遅延回路の入力信号を生成する第２の入力信号生成回路と、前記第２の遅延回路の出力信号に基づいて動作する第２のラッチ回路と、をさらに含んでもよい。

本発明の一態様によれば、遅延回路を伝搬した第１のエッジが、入力信号生成回路により第２のエッジとして遅延回路の入力にフィードバックされる。そして、遅延回路で２周したエッジがラッチ回路でラッチされる。このようにして、エッジが遅延回路を２周するので、遅延時間を維持したまま遅延ユニットの段数を約半分にできる。

また本発明の一態様では、前記第１の入力信号生成回路は、前記第１の遅延回路の入力信号を第１論理レベルから第２論理レベルに変化させ、前記第１の遅延回路の出力信号が前記第１論理レベルから前記第２論理レベルに変化した場合に、前記第１の遅延回路の入力信号を前記第２論理レベルから前記第１論理レベルに変化させ、前記第１のラッチ回路は、前記第１の遅延回路の出力信号が前記第２論理レベルから前記第１論理レベルに変化した場合に、前記第２論理レベルから前記第１論理レベルに出力信号が変化し、前記第２の入力信号生成回路は、前記第２の遅延回路の入力信号を前記第１論理レベルから前記第２論理レベルに変化させ、前記第２の遅延回路の出力信号が前記第１論理レベルから前記第２論理レベルに変化した場合に、前記第２の遅延回路の入力信号を前記第２論理レベルから前記第１論理レベルに変化させ、前記第２のラッチ回路は、前記第２の遅延回路の出力信号が前記第２論理レベルから前記第１論理レベルに変化した場合に、前記第２論理レベルから前記第１論理レベルに出力信号が変化してもよい。

本発明の一態様によれば、入力信号生成回路が遅延回路の入力信号を第１論理レベルから第２論理レベルに変化させた後、遅延回路をエッジが２周し、その２周分の遅延時間の後にラッチ回路の出力信号の論理レベルが変化し、遅延回路の出力信号の論理レベルが変化する。このようにして、エッジを遅延回路で２周させることができる。

また本発明の一態様では、前記第１の電圧時間変換回路は、前記第１の遅延回路からの出力信号のパルス数を計測する第１の計測回路を有し、前記第１の電圧時間変換回路の出力信号は、前記第１の計測回路の計測結果に基づいて生成され、前記第２の電圧時間変換回路は、前記第２の遅延回路からの出力信号のパルス数を計測する第２の計測回路を有し、前記第２の電圧時間変換回路の出力信号は、前記第２の計測回路の計測結果に基づいて生成されてもよい。

本発明の一態様では、遅延回路からの出力信号の周波数（単位時間当たりのパルス数）は、第１の入力信号及び第２の入力信号に応じた遅延時間で変化する。そのため、遅延回路からの出力信号のパルス数に基づいて第１の入力信号と第２の入力信号の大小を判定することが可能となる。

また本発明の一態様では、前記第１の電圧時間変換回路は、前記第１の遅延回路を有し、前記第１の遅延回路の出力信号が入力信号に帰還される第１のリングオシレーターを含み、前記第２の電圧時間変換回路は、前記第２の遅延回路を有し、前記第２の遅延回路の出力信号が入力信号に帰還される第２のリングオシレーターを含んでもよい。

このように、遅延回路を含むリングオシレーターを構成することで、そのリングオシレーターの発振周波数が第１の入力信号及び第２の入力信号に応じて変化することになる。これにより、遅延回路からの出力信号のパルス数に基づいて第１の入力信号と第２の入力信号の大小を判定することが可能となる。

また本発明の一態様では、前記第１の電圧時間変換回路は、イネーブル信号と前記第１の遅延回路の出力信号に基づく信号とが入力され、前記第１の遅延回路の入力信号を生成する第３の入力信号生成回路を有し、前記第２の電圧時間変換回路は、前記イネーブル信号と前記第２の遅延回路の出力信号に基づく信号とが入力され、前記第２の遅延回路の入力信号を生成する第４の入力信号生成回路を含んでもよい。

このようにすれば、第１の遅延回路の出力信号が入力信号に帰還される第１のリングオシレーターと、第２の遅延回路の出力信号が入力信号に帰還される第２のリングオシレーターとを構成できる。

また本発明の他の態様は、上記のいずれかに記載されたコンパレーターを含む回路装置に関係する。

また本発明の更に他の態様は、上記に記載された回路装置を含む物理量センサーに関係する。

また本発明の更に他の態様は、上記に記載された回路装置を含む電子機器に関係する。

また本発明の更に他の態様は、上記に記載された回路装置を含む移動体に関係する。

図１は、本実施形態のコンパレーターの構成例である。 図２は、第１の遅延ユニットの構成例である。 図３は、第２の遅延ユニットの構成例である。 図４は、第１の遅延ユニット、第２の遅延ユニットによる遅延を説明するタイミングチャートである。 図５は、本実施形態のコンパレーターの第１の詳細な構成例である。 図６は、ＰＩＮ＞ＮＩＮの場合における第１の詳細な構成例のコンパレーターの動作を説明するタイミングチャートである。 図７は、ＰＩＮ＜ＮＩＮの場合における第１の詳細な構成例のコンパレーターの動作を説明するタイミングチャートである。 図８は、遅延ユニットの第２の構成例である。 図９は、判定回路の詳細な構成例である。 図１０は、ＰＩＮ＞ＮＩＮの場合における判定回路の動作を説明するタイミングチャートである。 図１１は、ＰＩＮ＜ＮＩＮの場合における判定回路の動作を説明するタイミングチャートである。 図１２は、直列に接続された２段の遅延ユニットの詳細な構成例である。 図１３は、遅延ユニットの動作を模式的に説明するタイミングチャートである。 図１４は、遅延バッファーの電源電圧リセット動作を模式的に説明するタイミングチャートである。 図１５は、本実施形態のコンパレーターの第２の詳細な構成例である。 図１６は、コンパレーターの第２の詳細な構成例の動作を説明するタイミングチャートである。 図１７は、コンパレーターの不感帯を説明する図である。 図１８は、回路装置の構成例である。 図１９は、物理量センサーの構成例である。 図２０は、電子機器の構成例である。 図２１は、移動体の具体例としての自動車を概略的に示した図である。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．構成
従来のコンパレーターは、電圧を直接に（時間等の他の量に変換せずに）比較するコンパレーター（例えばラッチコンパレーター等）が一般的である。このようなコンパレーターで微小信号を判定しようとする場合、コンパレーターの前段にプリアンプを設けて入力信号を増幅し、その増幅した信号をコンパレーターで比較する。プリアンプやコンパレーターにはバイアス電流を流す必要があるため、消費電力が大きくなる。

例えば図１８で後述するような逐次比較Ａ／Ｄ変換回路に上記のコンパレーターを適用した場合、消費電力の大部分をコンパレーターが占めることになる。逐次比較では、例えばＬＳＢに近いビットの比較等でコンパレーターが微小な電圧差を比較することになる。コンパレーターには不感帯（ハイレベル、ローレベルが確率的に決まる入力電圧の範囲）があるため、その不感帯よりも電圧差が大きくなるようにプリアンプで増幅して比較を行う。そのため、プリアンプでの消費電力が大きくなる傾向にある。逐次比較のコンパレーターが比較する電圧差が大きい場合にはコンパレーターはオーバースペックになっているが、最小の電圧差に合わせてプリアンプを設計しなければならない。

本願では、上記のような課題を解決するために電圧時間変換方式のコンパレーターを採用する。即ち、入力電圧を時間（エッジの時間差）に変換し、その時間領域で比較を行う。この方式ではデジタル的な動作でコンパレーターを実現できるので、バイアス電流が必要なくなり、低消費電力化できる。以下、本実施形態のコンパレーターについて説明する。

図１は、本実施形態のコンパレーター５０の構成例である。また図２は、遅延ユニットＵＡ１の構成例であり、図３は、遅延ユニットＵＢ１の構成例である。コンパレーター５０は、第１の電圧時間変換回路１０、第２の電圧時間変換回路２０、判定回路３０を含む。

第１の電圧時間変換回路１０は、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮとが入力され、第１の遅延回路１２を有する。第２の電圧時間変換回路２０は、第１の入力信号とＰＩＮと第２の入力信号ＮＩＮとが入力され、第２の遅延回路２２を有する。判定回路３０は、第１の電圧時間変換回路１０の出力信号ＮＯＵＴと第２の電圧時間変換回路２０の出力信号ＰＯＵＴとに基づいて、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮとの大小を判定する。

そして、第１の遅延回路１２は遅延ユニットＵＡ１（第１の遅延ユニット）を有する。遅延ユニットＵＡ１は、第１の入力信号ＰＩＮに基づき電流が制御される第１の第１導電型トランジスターＴＰＡと、第２の入力信号ＮＩＮに基づき電流が制御される第１の第２導電型トランジスターＴＮＡと、第１の第１導電型トランジスターＴＰＡと第１の第２導電型トランジスターＴＮＡとの間に設けられ、遅延ユニットＵＡ１の入力信号ＮＤＬＩＮを遅延させて出力する第１の遅延バッファーＤＥＡと、を有する。

第２の遅延回路２２は遅延ユニットＵＢ１（第２の遅延ユニット）を有する。遅延ユニットＵＢ１は、第２の入力信号ＮＩＮに基づき電流が制御される第２の第１導電型トランジスターＴＰＢと、第１の入力信号ＰＩＮに基づき電流が制御される第２の第２導電型トランジスターＴＮＢと、第２の第１導電型トランジスターＴＰＢと第２の第２導電型トランジスターＴＮＢとの間に設けられ、遅延ユニットＵＢ１の入力信号ＰＤＬＩＮを遅延させて出力する第２の遅延バッファーＤＥＢと、を有する。

なお、図１では遅延回路１２、２２がそれぞれ複数の遅延ユニットＵＡ１〜ＵＡ３、ＵＢ１〜ＵＢ３を含む場合を図示しているが、これに限定されず、遅延回路１２、２２はそれぞれ１又は複数の遅延ユニットを含めばよい。また、複数の遅延ユニットの個数は奇数、偶数を問わず、任意である。また、図２、図３には遅延ユニットＵＡ１、ＵＢ１を図示しているが、遅延ユニットＵＡ２、ＵＡ３は遅延ユニットＵＡ１と同様に構成でき、遅延ユニットＵＢ２、ＵＢ３は遅延ユニットＵＢ１と同様に構成できる。

ここで、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮは、コンパレーター５０によって比較される電圧（入力電圧、比較電圧）である。

また、第１の遅延回路１２の入力信号ＮＤＬＩＮと第２の遅延回路２２の入力信号ＰＤＬＩＮは、少なくとも１つのエッジ（論理レベルの変化）を有する信号である。信号ＮＤＬＩＮ、ＰＤＬＩＮは、電圧時間変換回路１０、２０の外部から供給されてもよいし、電圧時間変換回路１０、２０の内部で生成されてもよい。例えば、電圧時間変換回路１０、２０の外部からクロック信号等のデジタル信号が信号ＮＤＬＩＮ、ＰＤＬＩＮとして入力されてもよい。或いは、遅延回路１２、２２の出力信号ＮＤＬＱ、ＰＤＬＱを電圧時間変換回路１０、２０の内部のロジック回路で処理して信号ＮＤＬＩＮ、ＰＤＬＩＮとしてフィードバックさせてもよい。

また、第１の電圧時間変換回路１０の出力信号ＮＯＵＴは第１の遅延回路１２の出力信号ＮＤＬＱに基づく信号であり、第２の電圧時間変換回路２０の出力信号ＰＯＵＴは第２の遅延回路２２の出力信号ＰＤＬＱに基づく信号である。例えば信号ＮＤＬＱ、ＰＤＬＱがそのまま信号ＮＯＵＴ、ＰＯＵＴとして出力されてもよい。或いは、ラッチ回路やカウンター等のロジック回路に信号ＮＤＬＱ、ＰＤＬＱが入力され、ロジック回路で処理された信号が信号ＮＯＵＴ、ＰＯＵＴとして出力されてもよい。

また、入力信号ＰＩＮ、ＮＩＮに基づき電流が制御されるとは、入力信号ＰＩＮ、ＮＩＮに基づく信号がトランジスターのゲートに入力され、そのゲートに入力された信号の電圧レベルにより、そのトランジスターに流れる電流（ドレイン電流）が制御されることである。即ち、トランジスターＴＰＡ、ＴＰＢは、電源ＶＤＤ（高電位側電源）から遅延バッファーＤＥＡ、ＤＥＢの高電位側電源ノードへ流れる電流を、入力信号ＰＩＮ、ＮＩＮに基づいて制御する。トランジスターＴＮＡ、ＴＮＢは、遅延バッファーＤＥＡ、ＤＥＢの低電位側電源ノードから電源ＶＳＳ（低電位側電源、例えばグランド）へ流れる電流を、入力信号ＰＩＮ、ＮＩＮに基づいて制御する。なお、入力信号ＰＩＮ、ＮＩＮがそのままトランジスターのゲートに入力されてもよいし、或いは、入力信号ＰＩＮ、ＮＩＮがバッファー等の回路に入力され、その回路の出力信号がトランジスターのゲートに入力されてもよい。

また、第１導電型は正及び負の導電型の一方であり、第２導電型は正及び負の導電型の他方である。例えば第１導電型トランジスターはＰ型ＭＯＳトランジスターであり、第２導電型トランジスターはＮ型ＭＯＳトランジスターである。

また、遅延バッファーＤＥＡ、ＤＥＢは、入力された論理レベルを正転又は反転で出力する回路（例えばロジック素子、ロジック回路）である。例えば遅延バッファーＤＥＡ、ＤＥＢは、インバーター（論理反転素子）である。

本実施形態によれば、遅延バッファーＤＥＡ、ＤＥＢの電源ＶＤＤ側と電源ＶＳＳ側の両方に、トランジスターが挿入されている。そして、これらのトランジスターのゲートにコンパレーター５０の入力信号ＰＩＮ、ＮＩＮが入力され、トランジスターに流れる電流（トランジスターのオン抵抗）が入力信号ＰＩＮ、ＮＩＮに基づき制御される。これにより、遅延バッファーＤＥＡ、ＤＥＢが立ち上がりエッジ及び立ち下がりエッジの両方を遅延できるようになる。

図４は、遅延ユニットＵＡ１、ＵＢ１による遅延を説明するタイミングチャートである。信号ＳＱＡ、ＳＱＢは、遅延バッファーＤＥＡ、ＤＥＢの出力信号である。なお、遅延ユニットの入力信号は図４に限定されない。例えば立ち下がりエッジの後に立ち上がりエッジが入力されてもよいし、矩形波が繰り返すクロック信号のような信号が入力されてもよい。

図４に示すように、ＰＩＮ＞ＮＩＮの場合、図２の遅延ユニットＵＡ１においてトランジスターＴＰＡ、ＴＮＡに流れる電流は、図３の遅延ユニットＵＢ１においてトランジスターＴＰＢ、ＴＮＢに流れる電流よりも小さくなる。そのため、遅延バッファーＤＥＡでの遅延時間は、遅延バッファーＤＥＢでの遅延時間よりも両エッジにおいて大きくなる。一方、図示は省略するが、ＰＩＮ＜ＮＩＮの場合には、遅延バッファーＤＥＢでの遅延時間が遅延バッファーＤＥＡでの遅延時間よりも両エッジにおいて大きくなる。ここで遅延時間は、入力信号ＮＤＬＩＮ、ＰＤＬＩＮのエッジから出力信号ＳＱＡ、ＳＱＢのエッジまでの時間である。

このように、本実施形態では遅延ユニットＵＡ１、ＵＢ１が両エッジを遅延可能であるため、遅延ユニットの段数を削減し、コンパレーター５０のレイアウト面積を削減することが可能となる。例えば図５〜図７で後述するように、入力信号生成回路１４、２４を設けて遅延回路１２、２２にエッジを２周させることで、遅延時間を約２倍にできる。このとき、立ち下がりエッジ、立ち上がりエッジの順に遅延回路１２、２２を伝搬して遅延されるが、これは両エッジを遅延可能なことによって実現されている。また、図１２、図１３で後述するように、リングオシレーターに遅延回路１２、２２を組み込んでもよい。この場合、リングオシレーターの発振信号（クロック信号）が遅延回路１２、２２を伝搬し、その遅延によって発振周波数が異なる。これも、両エッジを遅延可能なことによって実現されている。このように、両エッジを遅延可能なことによって複数回、遅延回路１２、２２で遅延を発生させることが可能となり、段数を削減しつつ遅延時間を増加させることができる。

また本実施形態では、第１の遅延バッファーＤＥＡは、第１の第１導電型トランジスターＴＰＡ及び第１の第２導電型トランジスターＴＮＡのいずれか１つに流れる電流に基づき遅延時間が制御される。第２の遅延バッファーＤＥＢは、第２の第１導電型トランジスターＴＰＢ及び第２の第２導電型トランジスターＴＮＢのいずれか１つに流れる電流に基づき遅延時間が制御される。

即ち、遅延バッファーＤＥＡ、ＤＥＢの入力がローレベルからハイレベルに立ち上がった場合、第２導電型トランジスターＴＮＡ、ＴＮＢに流れる電流により、出力がハイレベルからローレベルに立ち下がる。この場合、信号ＮＩＮ、ＰＩＮに応じた第２導電型トランジスターＴＮＡ、ＴＮＢに流れる電流で、出力の立ち下がりエッジの遅延時間が決まっている。一方、遅延バッファーＤＥＡ、ＤＥＢの入力がハイレベルからローレベルに立ち下がった場合、第１導電型トランジスターＴＰＡ、ＴＰＢに流れる電流により、出力がローレベルからハイレベルに立ち上がる。この場合、信号ＰＩＮ、ＮＩＮに応じた第１導電型トランジスターＴＰＡ、ＴＰＢに流れる電流で、出力の立ち上がりエッジの遅延時間が決まっている。なお、トランジスターに流れる電流がそのまま遅延バッファーに供給されることで遅延時間が制御されてもよいし、或いは、トランジスターに流れる電流が何らかの回路や素子を介して遅延バッファーに供給されることで遅延時間が制御されてもよい。

このように、各エッジにおいては第１、第２導電型トランジスターのいずれか１つに流れる電流に基づき遅延時間が制御されるようになっている。そして、遅延バッファーに対して第１、第２導電型トランジスターの両方が設けられることによって、両エッジで遅延時間を制御することが可能となっている。

２．第１詳細構成
図５は、本実施形態のコンパレーター５０の第１の詳細な構成例である。図５では、第１の電圧時間変換回路１０が、第１の遅延回路１２、第１の入力信号生成回路１４、第１のラッチ回路１６を含み、第２の電圧時間変換回路２０が、第２の遅延回路２２、第２の入力信号生成回路２４、第２のラッチ回路２６を含む。

第１の遅延回路１２及び第２の遅延回路２２の各遅延回路は、直列に接続される複数の遅延ユニットを有する。各遅延ユニットは、図２、図３で説明した遅延ユニットである。或いは、図８、図１４で後述する遅延ユニットであってもよい。ここで、直列に接続されるとは、遅延ユニットの出力信号が次の遅延ユニットの入力信号となることである。

このように、各遅延回路が複数の遅延ユニットを有することで、電圧を時間に変換するゲインを増加させることができる。本実施形態では遅延回路１２、２２でエッジを２回遅延させるので、１回だけ遅延させる場合に比べて約半分の段数の遅延ユニットで同じゲインを実現可能である。

第１の入力信号生成回路１４は、第１の遅延回路１２の入力信号ＮＤＬＩＮを生成し、入力信号ＮＤＬＩＮを第１の遅延回路１２へ出力する。第１のラッチ回路１６は、第１の遅延回路１２の出力信号ＮＤＬＱに基づいて動作するラッチ回路である。第２の入力信号生成回路２４は、第２の遅延回路２２の入力信号ＰＤＬＩＮを生成し、入力信号ＰＤＬＩＮを第２の遅延回路２２へ出力する。第２のラッチ回路２６は、第２の遅延回路２２の出力信号ＰＤＬＱに基づいて動作するラッチ回路である。

具体的には、第１の入力信号生成回路１４は、セット端子にイネーブル信号ＥＮが入力され、リセット端子に遅延回路１２の出力信号ＮＤＬＱが入力されるＲＳラッチＲＳＡと、イネーブル信号ＥＮ及びＲＳラッチＲＳＡの出力信号ＲＳＡＱが入力されるＮＡＮＤ回路ＮＡＡ（否定論理積回路）と、を有する。ＮＡＮＤ回路ＮＡＡの出力信号が、遅延回路１２の入力信号ＮＤＬＩＮとなる。また、第２の入力信号生成回路２４は、セット端子にイネーブル信号ＥＮが入力され、リセット端子に遅延回路２２の出力信号ＰＤＬＱが入力されるＲＳラッチＲＳＢと、イネーブル信号ＥＮ及びＲＳラッチＲＳＢの出力信号ＲＳＢＱが入力されるＮＡＮＤ回路ＮＡＢと、を有する。ＮＡＮＤ回路ＮＡＢの出力信号が、遅延回路２２の入力信号ＰＤＬＩＮとなる。イネーブル信号ＥＮは、例えばコンパレーターを含む回路装置に含まれる制御回路や処理回路から入力される。或いは、コンパレーターを含む回路装置の外部に設けられたＣＰＵ等から入力されてもよい。

ラッチ回路１６、２６は、例えばフリップフロップ回路である。ラッチ回路１６のリセット端子（ローアクティブ）にはイネーブル信号ＥＮが入力され、データ端子には第１論理レベル（例えばハイレベル）が入力され、クロック端子には遅延回路１２の出力信号ＮＤＬＱが入力される。ラッチ回路１６の出力信号が、電圧時間変換回路１０の出力信号ＮＯＵＴとなる。ラッチ回路２６のリセット端子（ローアクティブ）にはイネーブル信号ＥＮが入力され、データ端子には第１論理レベル（例えばハイレベル）が入力され、クロック端子には遅延回路２２の出力信号ＰＤＬＱが入力される。ラッチ回路２６の出力信号が、電圧時間変換回路２０の出力信号ＰＯＵＴとなる。なお、ラッチ回路１６、２６はフリップフロップ回路に限定されず、入力信号の取り込み及び取り込んだ信号の出力を行う回路であればよい。

このような構成によって、遅延回路１２、２２を伝搬した第１のエッジが、入力信号生成回路１４、２４により第２のエッジとして遅延回路１２、２２の入力にフィードバックされる。そして、遅延回路１２、２２で２周したエッジがラッチ回路１６、２６でラッチされる。このようにして、エッジが遅延回路１２、２２を２周するので、遅延時間を維持したまま遅延ユニットの段数を約半分にできる。

図６は、ＰＩＮ＞ＮＩＮの場合における図５のコンパレーター５０の動作を説明するタイミングチャートである。

図６のＡ１に示すように、第１の入力信号生成回路１４は、第１の遅延回路１２の入力信号ＮＤＬＩＮをハイレベル（第１論理レベル）からローレベル（第２論理レベル）に変化させる。即ち、Ａ２に示すように、イネーブル信号ＥＮがローレベルからハイレベルになり、それによってＮＡＮＤ回路ＮＡＡの出力信号（入力信号ＮＤＬＩＮ）がハイレベルからローレベルになる。

Ａ３に示すように、入力信号ＮＤＬＩＮの立ち下がりエッジが遅延回路１２を伝搬し、遅延回路１２の出力信号ＮＤＬＱがハイレベルからローレベルに変化する。この場合に、Ａ４に示すように、入力信号生成回路１４は、遅延回路１２の入力信号ＮＤＬＩＮをローレベルからハイレベルに変化させる。即ち、Ａ５に示すように、出力信号ＮＤＬＱがローレベルになったことでＲＳラッチＲＳＡがリセットされ、ＲＳラッチＲＳＡの出力信号ＲＳＡＱがハイレベルからローレベルに変化する。そして、ＲＳラッチＲＳＡの出力信号ＲＳＡＱがローレベルになったことでＮＡＮＤ回路ＮＡＡの出力信号（入力信号ＮＤＬＩＮ）がローレベルからハイレベルになる。

Ａ６に示すように、入力信号ＮＤＬＩＮの立ち上がりエッジが遅延回路１２を伝搬し、遅延回路１２の出力信号ＮＤＬＱがローレベルからハイレベルに変化する。この場合、第１のラッチ回路１６はローレベルからハイレベルに出力信号ＮＯＵＴが変化する。即ち、ラッチ回路１６はイネーブル信号ＥＮがハイレベルになったことでリセット解除されている。そして、クロック端子の入力信号（出力信号ＮＤＬＱ）が立ち上がったことで、データ端子の入力信号（ハイレベル）を取り込み、出力信号ＮＯＵＴがローレベルからハイレベルに変化する。

このようにして、イネーブル信号ＥＮがハイレベルになってから遅延回路１２をエッジが２周し、遅延時間ＴＤＮ後に出力信号ＮＯＵＴがハイレベルになる。

なお、第２の電圧時間変換回路２０についても動作は同様である。即ち、第２の入力信号生成回路２４は、第２の遅延回路２２の入力信号ＰＤＬＩＮをハイレベルからローレベルに変化させる。遅延回路２２の出力信号ＰＤＬＱがハイレベルからローレベルに変化した場合に、入力信号生成回路２４は、遅延回路２２の入力信号ＰＤＬＩＮをローレベルからハイレベルに変化させる。第２のラッチ回路２６は、遅延回路２２の出力信号ＰＤＬＱがローレベルからハイレベルに変化した場合に、ローレベルからハイレベルに出力信号ＰＯＵＴが変化する。このようにして、イネーブル信号ＥＮがハイレベルになってから遅延回路２２をエッジが２周し、遅延時間ＴＤＰ後に出力信号ＰＯＵＴがハイレベルになる。

ＰＩＮ＞ＮＩＮの場合、ＴＤＰ＜ＴＤＮとなり、出力信号ＰＯＵＴが出力信号ＮＯＵＴよりも先に立ち上がる。判定回路３０は、出力信号ＰＯＵＴが先に立ち上がったことを検出した場合、ＰＩＮ＞ＮＩＮと判定し、その判定結果（例えばハイレベルの判定信号ＣＰＱ）を出力する。

図７は、ＰＩＮ＜ＮＩＮの場合における図５のコンパレーター５０の動作を説明するタイミングチャートである。なお、動作は図６と同様であるので説明を省略する。

ＰＩＮ＜ＮＩＮの場合、ＴＤＰ＞ＴＤＮとなり、出力信号ＮＯＵＴが出力信号ＰＯＵＴよりも先に立ち上がる。判定回路３０は、出力信号ＮＯＵＴが先に立ち上がったことを検出した場合、ＰＩＮ＜ＮＩＮと判定し、その判定結果（例えばローレベルの判定信号ＣＰＱ）を出力する。

３．第２詳細構成
図８は、遅延ユニットの第２の構成例である。この遅延ユニットは、図１、図５、図１２の第１の遅延回路１２に適用できる。遅延ユニットＵＣ１は、Ｐ型トランジスターＴＰＣ１、Ｎ型トランジスターＴＮＣ１、遅延バッファーＤＥＣを含む。遅延ユニットＵＣ２は、遅延バッファーＤＥＤを含む。

トランジスターＴＰＣ１のソースは電源ＶＤＤに接続され、ドレインは遅延バッファーＤＥＣ及び遅延バッファーＤＥＤの高電位側電源ノードに共通接続される。トランジスターＴＰＣ１のゲートには入力信号ＰＩＮが入力される。トランジスターＴＮＣ１のソースは電源ＶＳＳに接続され、ドレインは遅延バッファーＤＥＣ及び遅延バッファーＤＥＤの低電位側電源ノードに共通接続される。トランジスターＴＮＣ１のゲートには入力信号ＮＩＮが入力される。

即ち、第１の遅延回路１２では、複数の遅延ユニットの少なくとも２つの遅延ユニット（ＵＣ１、ＵＣ２）で第１の第１導電型トランジスター（ＴＰＣ１）及び第１の第２導電型トランジスター（ＴＮＣ１）が共用される。なお、第１の遅延回路１２には、１セットのみの遅延ユニットＵＣ１、ＵＣ２が含まれてもよいし、直列に接続された複数セットの遅延ユニットＵＣ１、ＵＣ２が含まれてもよい。

同様に、第２の遅延回路２２では、複数の遅延ユニットの少なくとも２つの遅延ユニットで第２の第１導電型トランジスター及び第２の第２導電型トランジスターが共用される。具体的には、第２の遅延回路２２の遅延ユニットは図８と同様の構成である。但し、Ｐ型トランジスターのゲートに入力信号ＮＩＮが入力され、Ｎ型トランジスターのゲートに入力信号ＰＩＮが入力されることが、図８とは異なる。

このような構成により、２段の遅延ユニットＵＣ１、ＵＣ２のうち一方の遅延ユニットがトランジスターＴＰＣ１、ＴＮＣ１の一方を用い、他方の遅延ユニットがトランジスターＴＰＣ１、ＴＮＣ１の他方を用いる。これにより、遅延制御トランジスターＴＰＣ１、ＴＮＣ１が有効に用いられ、両エッジでの遅延を可能にしつつ、レイアウト面積を削減できる。

例えば、１段目の遅延ユニットＵＣ１の入力信号ＳＩＣが立ち上がったとき、その出力信号ＳＱＣは立ち下がるので、Ｎ型トランジスターＴＮＣ１が用いられる。そして、２段目の遅延ユニットＵＣ２の入力信号（ＳＱＣ）が立ち下がったことで、その出力信号ＳＱＤが立ち上がるので、Ｐ型トランジスターＴＰＣ１が用いられる。このように、一方のエッジが入力された場合でも必ず両方のトランジスターＴＰＣ１、ＴＮＣ１が用いられ、無駄なトランジスターが無い。そのため、図２、図３のような遅延ユニットを２段直列に接続した場合よりも、レイアウト面積を削減できる。

また図８では、遅延ユニットＵＣ１は、Ｐ型トランジスターＴＰＣ２（第１導電型トランジスター）、Ｎ型トランジスターＴＮＣ２（第２導電型トランジスター）を含む。なお、第２の遅延回路２２の遅延ユニットにも同様のトランジスターを設けることができる。

トランジスターＴＰＣ２のソースは電源ＶＤＤに接続され、ドレインは遅延バッファーＤＥＣ及び遅延バッファーＤＥＤの高電位側電源ノードに共通接続される。トランジスターＴＰＣ２のゲートには信号ＸＬＡＴＣＨが入力される。トランジスターＴＮＣ２のソースは電源ＶＳＳに接続され、ドレインは遅延バッファーＤＥＣ及び遅延バッファーＤＥＤの低電位側電源ノードに共通接続される。トランジスターＴＮＣ２のゲートには信号ＬＡＴＣＨが入力される。信号ＸＬＡＴＣＨは信号ＬＡＴＣＨの論理レベルが反転された信号である。

判定回路３０の判定結果が確定した場合、遅延バッファーＤＥＣ、ＤＥＤに供給される電源電圧が所定の電圧に設定される。即ち、判定回路３０の判定結果が確定した場合、信号ＬＡＴＣＨがハイレベルになり、信号ＸＬＡＴＣＨがローレベルになり、トランジスターＴＮＣ２、ＴＰＣ２がオンになる。これにより、遅延バッファーＤＥＣ、ＤＥＤの高電位側電源ノードが電源ＶＤＤに接続され（ＶＤＤの電圧に設定され）、遅延バッファーＤＥＣ、ＤＥＤの低電位側電源ノードが電源ＶＳＳに接続される（ＶＳＳの電圧に設定される）。

さて、遅延設定トランジスターＴＰＣ１、ＴＮＣ１を設けたことで、遅延バッファーＤＥＣ、ＤＥＤの出力信号ＳＱＣ、ＳＱＤのエッジがなだらかに変化する（なまる）。そうすると、コンパレーター５０の次の比較の際に、出力信号ＳＱＣ、ＳＱＤが電源ＶＤＤ、ＶＳＳから始まらずに電源ＶＤＤ、ＶＳＳの間の電圧から始まり、十分な遅延が生じない（すぐに次段の遅延バッファーのロジカルしきい値電圧に達してしまう）可能性がある。この点、本実施形態によれば、判定回路３０の判定結果が確定した場合に、遅延バッファーＤＥＣ、ＤＥＤに供給される電源電圧が所定の電圧に設定されることで、コンパレーター５０の次の比較の際に、出力信号ＳＱＣ、ＳＱＤが電源ＶＤＤ、ＶＳＳになった状態から始めることが可能となる。この点の詳細は図１２〜図１４等で後述する。

なお、図８では２段の遅延ユニットでトランジスターＴＰＣ２、ＴＮＣ２を共用する場合を説明したが、これに限定されない。即ち、図２、図３の遅延ユニットに（即ち各遅延ユニットに）トランジスターＴＰＣ２、ＴＮＣ２に相当するトランジスターを設けてもよい。

４．判定回路
図９は、判定回路３０の詳細な構成例である。なお、判定回路３０の構成は図９に限定されず、信号ＮＯＵＴ、ＰＯＵＴのいずれの信号に先にエッジが出力されたかを判定できる回路であればよい。

図９の判定回路３０は、信号ＮＯＵＴ、ＰＯＵＴを遅延させるバッファーＢＦＥ１、ＢＦＥ２と、バッファーＢＦＥ１、ＢＦＥ２の出力信号が入力されるＲＳラッチＲＳＥ１と、信号ＮＯＵＴ、ＰＯＵＴの論理積を出力するＡＮＤ回路ＡＮＥ（論理積回路）と、バッファーＢＦＥ１、ＢＦＥ２の出力信号の論理和を出力するＯＲ回路ＯＲＥ（論理和回路）と、ＡＮＤ回路ＡＮＥとＯＲ回路ＯＲＥの出力信号が入力されるＲＳラッチＲＳＥ２と、を含む。

ＲＳラッチＲＳＥ１の出力信号は判定信号ＣＰＱである。ＰＩＮ＞ＮＩＮの場合に判定信号ＣＰＱはハイレベルとなり、ＰＩＮ＜ＮＩＮの場合に判定信号ＣＰＱはローレベルとなる。

ＯＲ回路ＯＲＥの出力信号は、図８で説明した信号ＬＡＴＣＨである。信号ＮＯＵＴ、ＰＯＵＴのいずれかがハイレベルになった場合（即ち判定が確定した場合）に信号ＬＡＴＣＨがハイレベル（アクティブ）になる。

ＲＳラッチＲＳＥ２の出力信号は、信号ＰＩＮ、ＮＩＮの電圧差（信号ＰＯＵＴ、ＮＯＵＴの時間差）が微小であるか否かを示す微小判定フラグ信号ＳＦＬＡＧである。電圧差が微小である場合に信号ＳＦＬＡＧがハイレベル（アクティブ）になり、電圧差が微小でない場合に信号ＳＦＬＡＧがローレベルになる。信号ＰＩＮ、ＮＩＮの電圧差が小さい場合には、コンパレーター５０には大小比較の不感帯（後述するように、確率的に判定結果が決まる範囲）が存在する。例えば、微小と判定する電圧差を不感帯の程度に設定しておく。そして、信号ＳＦＬＡＧがハイレベルの場合に、同一の信号ＰＩＮ、ＮＩＮに対して複数回の大小比較を行う。これにより、実質的に不感帯を小さくすることが可能となる。

図１０は、ＰＩＮ＞ＮＩＮの場合における判定回路３０の動作を説明するタイミングチャートである。ＰＩＮ＞＞ＮＩＮは、信号ＰＩＮが信号ＮＩＮよりも十分大きな電圧である（微小信号でない）ことを表す。

まず、信号ＰＩＮ、ＮＩＮの大小判定を説明する。図１０のＢ１に示すように信号ＰＯＵＴが信号ＮＯＵＴよりも先にローレベルからハイレベルになる。そうすると、Ｂ２に示すように、バッファーＢＦＥ２による遅延時間の後にＲＳラッチＲＳＥ１がハイレベルをラッチし、判定信号ＣＰＱがハイレベルに確定する。この判定動作は、微小信号か否かに関わらず同じである。

次に信号ＬＡＴＣＨ、微小判定フラグ信号ＳＦＬＡＧを説明する。まず、微小信号ではない場合を説明する。Ｂ３に示すように、信号ＰＯＵＴがハイレベルになってからバッファーＢＦＥ２による遅延時間ＤＬＢの後に信号ＬＡＴＣＨがローレベルからハイレベルになる。ＰＩＮ＞＞ＮＩＮの場合には、信号ＬＡＴＣＨがハイレベルになったとき、Ｂ４に示すように信号ＮＯＵＴがローレベルである（時間差が大きいのでハイレベルになっていない）。そのため、ＡＮＤ回路ＡＮＥの出力信号はローレベルであり、Ｂ５に示すようにＲＳラッチＲＳＥ２はローレベルをラッチし、信号ＳＦＬＡＧはローレベルに確定する。

なお、信号ＮＯＵＴは本来はＢ６に示すタイミングでローレベルからハイレベルになる。しかし、信号ＬＡＴＣＨがハイレベルになると、遅延を設定するトランジスター（図８のＴＰＣ１、ＴＮＣ１）が、信号ＬＡＴＣＨ、ＸＬＡＴＣＨでオンするトランジスター（ＴＰＣ２、ＴＮＣ２）によりショートカットされる。そのため、Ｂ７に示すように信号ＮＯＵＴの遅延時間は短くなる。

次に微小信号の場合を説明する。Ｂ１０に示すように、信号ＰＯＵＴ、ＮＯＵＴの立ち下がりエッジの時間差がバッファーＢＦＥ２による遅延時間ＤＬＢよりも小さいとする。この場合、信号ＬＡＴＣＨがハイレベルになったとき、Ｂ１１に示すように信号ＮＯＵＴがハイレベルである。そのため、ＡＮＤ回路ＡＮＥの出力信号はハイレベルであり、Ｂ１２に示すようにＲＳラッチＲＳＥ２はハイレベルをラッチし、信号ＳＦＬＡＧはハイレベルに確定する。

図１１は、ＰＩＮ＜ＮＩＮの場合における判定回路３０の動作を説明するタイミングチャートである。ＰＩＮ＜＜ＮＩＮは、信号ＮＩＮが信号ＰＩＮよりも十分大きな電圧である（微小信号でない）ことを表す。

動作はＰＩＮ＞ＮＩＮの場合と同様なので、概要を説明する。ＰＩＮ＜ＮＩＮの場合、信号ＮＯＵＴが信号ＰＯＵＴよりも先にローレベルからハイレベルになるので、バッファーＢＦＥ１による遅延時間の後にＲＳラッチＲＳＥ１がローレベルをラッチし、判定信号ＣＰＱがローレベルに確定する。

微小信号でない場合、信号ＮＯＵＴがハイレベルになってからバッファーＢＦＥ１による遅延時間ＤＬＣの後に信号ＬＡＴＣＨがローレベルからハイレベルになり、ＲＳラッチＲＳＥ２はローレベルをラッチし、信号ＳＦＬＡＧはローレベルに確定する。信号ＬＡＴＣＨがハイレベルになると、遅延を設定するトランジスターが、信号ＬＡＴＣＨ、ＸＬＡＴＣＨでオンするトランジスターによりショートカットされるので、信号ＰＯＵＴの遅延時間は短くなる。

微小信号の場合、信号ＰＯＵＴ、ＮＯＵＴの立ち下がりエッジの時間差がバッファーＢＦＥ１による遅延時間ＤＬＣよりも小さい。この場合、信号ＬＡＴＣＨがハイレベルになったとき、ＲＳラッチＲＳＥ２はハイレベルをラッチし、信号ＳＦＬＡＧはハイレベルに確定する。

５．遅延ユニットの詳細動作
以下、遅延ユニットの詳細な動作と、信号ＬＡＴＣＨによる遅延バッファーの電源電圧リセット動作について説明する。

図１２は、直列に接続された２段の遅延ユニットの詳細な構成例である。トランジスターＴＰＨ１、ＴＮＨ１、ＴＰＨ３、ＴＮＨ３は、遅延を設定するトランジスターである。トランジスターＴＰＨ２、ＴＮＨ２、ＴＰＨ４、ＴＮＨ４は遅延バッファー（インバーター）を構成するトランジスターである。

図１３は、図１２の遅延ユニットの動作を模式的に説明するタイミングチャートである。実線は遅延が小さい（ＰＩＮ＜ＮＩＮ）場合、点線は遅延が大きい（ＰＩＮ＞ＮＩＮ）場合のタイミングチャートである。入力信号ＣＬＫは、図５のコンパレーター５０で遅延回路１２を伝搬する信号を模式的に示したものである。信号ＣＬＫの１周期がコンパレーター５０による１回の判定に対応する。信号ＯＵＴ（バッファー後）は、図１２の遅延ユニットの次段に仮にバッファーが設けられたとした場合のバッファーの出力信号である。

まず遅延が小さく、トランジスターＴＰＨ１、ＴＮＨ１、ＴＰＨ３、ＴＮＨ３のオン抵抗が十分小さい場合を考える。図１３のＤ１に示すように、信号ＣＬＫが立ち下がると、Ｄ２に示すように、信号ＣＬＫの次の立ち下がりエッジまでの間に１段目の遅延ユニットの出力信号ＸＯＵＴはハイレベルに到達する。同様にＤ３に示すように、２段目の遅延ユニットの出力信号ＯＵＴはローレベルに到達する。このように、信号ＸＯＵＴ、ＯＵＴは各エッジで必ず電源レベルから変化を開始するので、毎エッジ同じ条件となり同じ遅延時間ＴＢ１、ＴＢ２が生じる。

次に遅延が大きく、トランジスターＴＰＨ１、ＴＮＨ１、ＴＰＨ３、ＴＮＨ３のオン抵抗が十分大きい場合を考える。この場合、Ｄ４に示すように、信号ＣＬＫが立ち下がりエッジから次の立ち下がりエッジまでの間に１段目の遅延ユニットの出力信号ＸＯＵＴはハイレベルに到達しない可能性がある。同様にＤ５に示すように、２段目の遅延ユニットの出力信号ＯＵＴはローレベルに到達しない可能性がある。そうすると、Ｄ６、Ｄ７に示すように、次の信号ＣＬＫの立ち下がりエッジが来たときに、信号ＸＯＵＴ、ＯＵＴがハイレベルとローレベルの間の電圧から変化を開始してしまう。１回目の信号ＣＬＫの立ち下がりエッジでは信号ＸＯＵＴ、ＯＵＴが電源レベルから変化を開始しているので、条件が変わってしまう。このように、信号ＸＯＵＴ、ＯＵＴが各エッジで変化を開始する電圧レベルが異なると、次段のロジカルしきい値電圧に達するまでの時間が変わり、各エッジでの遅延時間ＴＣ１、ＴＣ２が異なる可能性がある。

２回目の判定では遅延時間ＴＣ２が１回目の判定の遅延時間ＴＣ１よりも短くなるので、電圧時間変換のゲインが小さくなることに相当する。そうすると、判定毎にゲインが異なる可能性がある。また、電圧時間変換回路１０、２０の出力信号ＮＯＵＴ、ＰＯＵＴの時間差が十分に得られず、実質的に不感帯が広がるという可能性がある。

図１４は、信号ＬＡＴＣＨによる遅延バッファーの電源電圧リセット動作を模式的に説明するタイミングチャートである。

ここで、図１２のトランジスターＴＰＨ１、ＴＮＨ１に並列に、図８のトランジスターＴＰＣ２、ＴＮＣ２に相当するトランジスターが設けられ、同様に図１２のトランジスターＴＰＨ３、ＴＮＨ３に並列に、図８のトランジスターＴＰＣ２、ＴＮＣ２に相当するトランジスターが設けられたとする。

図１４のＥ１、Ｅ２に示すように、判定結果が確定して信号ＬＡＴＣＨがハイレベルになると、トランジスターＴＰＨ２、ＴＮＨ２、ＴＰＨ４、ＴＮＨ４に並列に設けられたトランジスターがオンになり、トランジスターＴＰＨ２、ＴＮＨ２、ＴＰＨ４、ＴＮＨ４のソースが電源に接続される。これにより、信号ＸＯＵＴ、ＯＵＴが電源レベルにリセットされる。これにより、信号ＸＯＵＴ、ＯＵＴは各エッジで必ず電源レベルから変化を開始するので、遅延時間ＴＣ１、ＴＣ２が同じになる。

なお、図１４ではＯＵＴ（バッファー後）が立ち上がったタイミングで信号ＬＡＴＣＨがハイレベルになっているが、実際には信号ＰＯＵＴ、ＮＯＵＴのいずれかが先に立ち上がって判定が確定したときに信号ＬＡＴＣＨがハイレベルになる。

６．第２詳細構成
図１５は、本実施形態のコンパレーター５０の第２の詳細な構成例である。図１５では、第１の電圧時間変換回路１０が、第１の遅延回路１２、第３の入力信号生成回路１１、インバーター１３（広義にはバッファー）、第１の計測回路１５を含み、第２の電圧時間変換回路２０が、第２の遅延回路２２、第４の入力信号生成回路２１、インバーター２３（広義にはバッファー）、第２の計測回路２５を含む。

第１の計測回路１５は、第１の遅延回路１２からの出力信号ＮＤＬＱのパルス数を計測する。第１の電圧時間変換回路１０の出力信号ＮＯＵＴは、第１の計測回路１５の計測結果に基づいて生成される。第２の計測回路２５は、第２の遅延回路２２からの出力信号ＰＤＬＱのパルス数を計測する。第２の電圧時間変換回路２０の出力信号ＰＯＵＴは、第２の計測回路２５の計測結果に基づいて生成される。そして、判定回路３０は、第１の計測回路１５と第２の計測回路２５からの計測結果（計測結果に基づく信号ＮＯＵＴ、ＰＯＵＴ）に基づいて、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮとの大小を判定する。

なお図１５では、計測回路１５、２５は、信号ＮＤＬＱ、ＰＤＬＱをインバーター１３、２３でバッファリングした信号ＸＮＤＬＱ、ＸＰＤＬＱのパルス数をカウントしている。これは、信号ＮＤＬＱ、ＰＤＬＱのパルス数をカウントすることと等価である。

例えば、計測回路１５、２５は、信号ＮＤＬＱ、ＰＤＬＱのパルス数をカウントするカウンターであり、カウント値が所定値に達した場合に信号ＮＯＵＴ、ＰＯＵＴをハイレベルにする。なお、計測回路１５、２５はカウンターに限定されず、信号ＮＤＬＱ、ＰＤＬＱのパルス数を信号ＮＯＵＴ、ＰＯＵＴに変換できる回路であればよい。例えば、信号ＮＤＬＱ、ＰＤＬＱのパルスでビットがシフトするシフトレジスターであってもよい。

第１の遅延回路１２及び第２の遅延回路２２の各遅延回路は、例えば１段のみの遅延ユニットを含む。或いは、各遅延回路は、直列に接続された複数段の遅延ユニットであってもよい。

本実施形態によれば、遅延回路１２、２２からの出力信号ＮＤＬＱ、ＰＤＬＱの周波数（単位時間当たりのパルス数）は、信号ＰＩＮ、ＮＩＮに応じた遅延時間で変化する。そのため、信号ＮＤＬＱ、ＰＤＬＱのパルス数に基づいて信号ＰＩＮ、ＮＩＮの大小を判定することが可能となる。

また本実施形態では、第１の電圧時間変換回路１０は、第１の遅延回路１２の出力信号ＮＤＬＱが入力信号ＮＤＬＩＮに帰還される第１のリングオシレーターを含む。第２の電圧時間変換回路２０は、第２の遅延回路２２の出力信号ＰＤＬＱが入力信号ＰＤＬＩＮに帰還される第２のリングオシレーターを含む。

第１のリングオシレーターは、第３の入力信号生成回路１１、第１の遅延回路１２、インバーター１３により構成されるループに対応する。第２のリングオシレーターは、第４の入力信号生成回路２１、第２の遅延回路２２、インバーター２３により構成されるループに対応する。

このように、遅延回路１２、２２を含むリングオシレーターを構成することで、そのリングオシレーターの発振周波数が信号ＰＩＮ、ＮＩＮに応じて変化することになる。これにより、信号ＮＤＬＱ、ＰＤＬＱのパルス数に基づいて信号ＰＩＮ、ＮＩＮの大小を判定することが可能となる。

また本実施形態では、第３の入力信号生成回路１１は、イネーブル信号ＥＮと第１の遅延回路１２の出力信号ＮＤＬＱに基づく信号ＸＮＤＬＱとが入力され、第１の遅延回路１２の入力信号ＮＤＬＩＮを生成する。第４の入力信号生成回路２１は、イネーブル信号ＥＮと第２の遅延回路２２の出力信号ＰＤＬＱに基づく信号ＸＰＤＬＱとが入力され、第２の遅延回路２２の入力信号ＰＤＬＩＮを生成する。

例えば、入力信号生成回路１１、２１は、ＮＡＮＤ回路（否定論理積回路）である。この場合、イネーブル信号ＥＮがハイレベルになると、ＮＡＮＤ回路は信号ＸＮＤＬＱに対してインバーターと同様に機能する。即ち、奇数段の反転論理回路によるリングオシレーターが構成される。

このような構成により、第１の遅延回路１２の出力信号ＮＤＬＱが入力信号ＮＤＬＩＮに帰還される第１のリングオシレーターと、第２の遅延回路２２の出力信号ＰＤＬＱが入力信号ＰＤＬＩＮに帰還される第２のリングオシレーターとを構成できる。

なお、図１５では、遅延回路１２、２２の出力信号ＮＤＬＱ、ＰＤＬＱに基づく信号が、インバーター１３、２３の出力信号ＸＮＤＬＱ、ＸＰＤＬＱであるが、これに限定されず、信号ＮＤＬＱ、ＰＤＬＱに基づく信号は信号ＮＤＬＱ、ＰＤＬＱ自体であってもよい。例えば、遅延回路１２、２２を偶数段の遅延ユニットで構成し、その出力信号ＮＤＬＱ、ＰＤＬＱを入力信号生成回路１１、２１に入力してもよい。

図１６は、コンパレーター５０の第２の詳細な構成例の動作を説明するタイミングチャートである。なお図１６ではカウント値の所定値が「４」である場合を図示しているが、所定値は「４」に限定されない。

図１６のＦ１に示すように、イネーブル信号ＥＮがローレベルからハイレベルになると、リングオシレーターが発振を開始する。ＰＩＮ＞ＮＩＮの場合、第１の遅延回路１２の方が第２の遅延回路２２よりも遅延時間が大きくなるので、第１のリングオシレーターの方が第２のリングオシレーターよりも発振周波数が低くなる（単位時間当たりの信号ＸＮＤＬＱのパルス数が少なくなる）。そのため、Ｆ２に示すように、第２の計測回路２５のカウント値が第１の計測回路１５のカウント値よりも先に所定値「４」に達し、信号ＰＯＵＴが信号ＮＯＵＴよりも先にローレベルからハイレベルになる。

なお、ＰＩＮ＜ＮＩＮの場合には、第２のリングオシレーターの方が第１のリングオシレーターよりも発振周波数が低くなるので、第１の計測回路１５のカウント値が第２の計測回路２５のカウント値よりも先に所定値に達し、信号ＮＯＵＴが信号ＰＯＵＴよりも先にローレベルからハイレベルになる。

７．コンパレーターの不感帯について
図１７は、コンパレーターの不感帯を説明する図である。コンパレーターの正極端子に入力される電圧をＶＰとし、負極端子に入力される電圧をＶＮとする。図１７において、横軸は電圧Ｖｉｎ＝ＶＰ−ＶＮであり、縦軸はコンパレーターの出力がハイレベルとなる確率である。

ここでは、コンパレーターをモデル化して考える。即ち、不感帯がないコンパレーターの正極端子に電圧ＶＰ＋Ｖｎを入力し、負極端子に電圧ＶＮを入力したモデルを考える。不感帯がないとは、ＶＰ＞ＶＮの場合に出力がハイレベルに１００％確定し、ＶＰ＜ＶＮの場合に出力がローレベルに１００％確定することである。電圧Ｖｎは、平均値がゼロであり分散がσの二乗である正規分布に従うノイズである。この場合、コンパレーターの出力がハイレベルとなる確率ｆ（Ｖｉｎ）は、下式（１）のような累積分布関数となる。ここで、ｅｒｆ（）は誤差関数である。

上式（１）の右辺は、Ｖｉｎ／σの関数になっているので、Ｖｉｎ／σが同じであれば同じ確率ｆ（Ｖｉｎ）になる。

図１７に示すように、例えば−σ≦Ｖｉｎ≦＋σ（いわゆる１シグマ）の電圧範囲を不感帯と定義する。この電圧範囲では、コンパレーターの出力がハイレベルになる確率は１５．９％以上、８４．１％以下の範囲である。

図１３において、比較を繰り返した際に遅延時間が短くなってしまい、不感帯が広がることを説明した。これを、上記のモデルを用いて説明する。即ち、遅延時間が短くなることは電圧時間変換のゲインが小さくなることを意味するが、これはコンパレーターの入力側で見ると、入力電圧の差（Ｖｉｎ）が実質的に小さくなることに相当している。そうすると、相対的にノイズ電圧Ｖｎのσが大きくなって見える。即ち、図１７において横軸の＋σが正側に、−σが負側に移動し、不感帯が広がることになる。

図８のような遅延ユニットでは、上記のような遅延時間の短縮が起きないので、コンパレーターの比較動作を何回繰り返しても不感帯が大きくならない。不感帯が大きくなると微小信号の判定精度が低下するが、図８のような遅延ユニットを用いることで判定精度を高精度にできる。

また図９において、微小判定フラグ信号ＳＦＬＡＧについて説明した。電圧Ｖｉｎが不感帯の範囲内である場合に信号ＳＦＬＡＧがアクティブになるようにバッファーＢＦＥ１、ＢＦＥ２の遅延時間を設定しておくことで、入力電圧が不感帯の範囲内であることを知ることが可能となり、それに応じた種々の対策を行うことが可能となる。

８．回路装置
図１８は、本実施形態のコンパレーター５０を含む回路装置１００の構成例である。ここでは、回路装置１００の一例として逐次比較型Ａ／Ｄ変換回路の構成例を示す。なお、回路装置１００はこの構成に限定されず、コンパレーター５０を含むものであればよい。

回路装置１００は、コンパレーター５０と、制御部１２０（制御回路）と、サンプルホールド回路１３０（Ｓ／Ｈ回路）と、Ｄ／Ａ変換回路１４０（ＤＡＣ）と、を含む。

サンプルホールド回路１３０は、入力電圧ＶＩＮをサンプリング及びホールドし、ホールドした電圧ＳＩＮを出力する。制御部１２０は、逐次比較レジスター１２１に記憶される逐次比較データＲＤＡをＤ／Ａ変換回路１４０に出力する。Ｄ／Ａ変換回路１４０は、逐次比較データＲＤＡをＤ／Ａ変換し、その変換した電圧ＤＱを出力する。コンパレーター５０は、電圧ＳＩＮと電圧ＤＱの大小を比較し、その判定信号ＣＰＱを出力する。即ち、図１８では電圧ＳＩＮ、ＤＱが図１等の信号ＰＩＮ、ＮＩＮに対応する。制御部１２０は、判定信号ＣＰＱに基づいて逐次比較レジスター１２１に記憶される逐次比較データＲＤＡを更新する。制御部１２０は、このような逐次比較データＲＤＡの更新を繰り返し、最終的に得られた逐次比較データＲＤＡをＡ／Ｄ変換データＤＯＵＴとして出力する。

９．物理量センサー
図１９は、本実施形態の回路装置１００を含む物理量センサー４００の構成例である。ここでは、物理量センサー４００の一例として振動ジャイロセンサー（角速度センサー）の構成例を示す。なお、物理量センサー４００はこの構成に限定されず、本実施形態の回路装置１００は静電容量型（シリコンＭＥＭＳ型）ジャイロセンサーや、加速度センサーや圧力センサー、温度センサー等の種々の物理量センサーに適用できる。

物理量センサー４００は、角速度に応じたコリオリ力を検出する検出素子である振動子４１０（例えば水晶振動子）と、振動子４１０の駆動及び角速度の検出処理を行う回路装置１００と、を含む。

回路装置１００は、駆動回路４２０、検出回路４３０を含む。駆動回路４２０は、正弦波又は矩形波の駆動信号を振動子４１０の駆動用振動部に印加し、駆動用振動部からのフィードバック信号に基づいて駆動信号の振幅を一定に自動調整する。検出回路４３０は、アナログフロントエンド回路４３２（ＡＦＥ）と、Ａ／Ｄ変換回路４３４と、処理回路４３６と、を含む。アナログフロントエンド回路４３２は、振動子４１０からの検出信号を電荷電圧変換（Ｑ／Ｖ変換）し、その電圧を同期検波して角速度信号を抽出する。Ａ／Ｄ変換回路４３４は、角速度信号を角速度データにＡ／Ｄ変換する。このＡ／Ｄ変換回路４３４は、本実施形態のコンパレーター５０を含み、図１８で説明した逐次比較型Ａ／Ｄ変換回路に相当する。処理回路４３６は、角速度データに対して種々のデジタル信号処理を行い、処理後の角速度データを出力する。例えば、温度補償処理やゼロ点補正処理、デジタルフィルター処理等をデジタル信号処理として行う。

１０．電子機器
図２０、図２１は、本実施形態の回路装置１００を含む電子機器、移動体の例である。本実施形態の回路装置１００は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。

図２０は、電子機器３００の構成例である。電子機器３００の具体例としては、デジタルスチルカメラ、生体情報検出装置（ウェアラブル健康機器。例えば脈拍計、歩数計、活動量計等）、ロボット（走行ロボット、歩行ロボット）、を想定できる。なお、ここでは電子機器３００が物理量センサー４００を含む場合を例に説明するが、これに限定されない。即ち、電子機器３００は回路装置１００を含んでいればよく、上記以外にも種々の電子機器に適用することが可能である。

電子機器３００は、処理部３１０（例えばＣＰＵ等のプロセッサー、或いはゲートアレイ）、記憶部３２０（例えばメモリー、ハードディスク等）、操作部３３０（操作装置）、インターフェース部３４０（インターフェース回路、インターフェース装置）、表示部３５０（ディスプレイ）、物理量センサー４００を含む。

表示部３５０は、例えば液晶表示装置や、或は自発光素子を用いたＥＬ（Electro-Luminescence）表示装置である。操作部３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウス、キーボード、表示部３５０に装着されたタッチパネル等である。インターフェース部３４０は、画像データや制御データの入出力を行うデータインターフェースである。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、インターフェース部３４０から入力されたデータを記憶する。或は、記憶部３２０は、処理部３１０のワーキングメモリーとして機能する。物理量センサー４００は、例えば角速度や加速度等の物理量を検出し、その物理量データを出力する。処理部３１０は、物理量センサー４００からの物理量データに基づいて、電子機器の各部の制御処理や種々のデータ処理を行う。

図２１は、移動体の具体例としての自動車２０６を概略的に示した図である。自動車２０６には、ジャイロセンサー２０４（物理量センサー）が組み込まれている。ジャイロセンサー２０４は車体２０７の姿勢を検出することができる。ジャイロセンサー２０４の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー２０４は組み込まれることができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またコンパレーター、回路装置、物理量センサー、電子機器、移動体の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…第１の電圧時間変換回路、１１…第３の入力信号生成回路、
１２…第１の遅延回路、１３…インバーター、１４…第１の入力信号生成回路、
１５…第１の計測回路、１６…第１のラッチ回路、２０…第２の電圧時間変換回路、
２１…第４の入力信号生成回路、２２…第２の遅延回路、２３…インバーター、
２４…第２の入力信号生成回路、２５…第２の計測回路、２６…第２のラッチ回路、
３０…判定回路、５０…コンパレーター、１００…回路装置、１２０…制御部、
１２１…比較レジスター、１３０…サンプルホールド回路、１４０…Ｄ／Ａ変換回路、
２０４…ジャイロセンサー、２０６…自動車（移動体）、２０７…車体、
２０８…車体姿勢制御装置、２０９…車輪、３００…電子機器、３１０…処理部、
３２０…記憶部、３３０…操作部、３４０…インターフェース部、３５０…表示部、
４００…物理量センサー、４１０…振動子、４２０…駆動回路、４３０…検出回路、
４３２…アナログフロントエンド回路、４３４…Ａ／Ｄ変換回路、４３６…処理回路、
ＤＥＡ…第１の遅延バッファー、ＤＥＢ…第２の遅延バッファー、
ＮＤＬＩＮ…第１の遅延回路の入力信号、ＮＤＬＱ…第１の遅延回路の出力信号、
ＮＩＮ…第２の入力信号、ＮＯＵＴ…第１の電圧時間変換回路の出力信号、
ＰＤＬＩＮ…第２の遅延回路の入力信号、ＰＤＬＱ…第２の遅延回路の出力信号、
ＰＩＮ…第１の入力信号、ＰＯＵＴ…第２の電圧時間変換回路の出力信号、
ＴＤＮ…遅延時間、ＴＤＰ…遅延時間、ＴＮＡ…第１の第２導電型トランジスター、
ＴＮＢ…第２の第２導電型トランジスター、ＴＰＡ…第１の第１導電型トランジスター、
ＴＰＢ…第２の第１導電型トランジスター、ＵＡ１…第１の遅延ユニット、
ＵＢ１…第２の遅延ユニット

Claims (10)

1. 第１の遅延回路を有し、第１の入力信号と第２の入力信号とが入力される第１の電圧時間変換回路と、
   第２の遅延回路を有し、前記第１の入力信号と前記第２の入力信号とが入力される第２の電圧時間変換回路と、
   前記第１の電圧時間変換回路の出力信号と前記第２の電圧時間変換回路の出力信号とに基づいて、前記第１の入力信号と前記第２の入力信号との大小を判定する判定回路と、
   を含み、
   前記第１の遅延回路が有する第１の遅延ユニットは、
   前記第１の入力信号に基づき電流が制御される第１の第１導電型トランジスターと、
   前記第２の入力信号に基づき電流が制御される第１の第２導電型トランジスターと、
   前記第１の第１導電型トランジスターと前記第１の第２導電型トランジスターとの間に設けられ、前記第１の遅延ユニットの入力信号を遅延させて出力する第１の遅延バッファーと、
   を有し、
   前記第２の遅延回路が有する第２の遅延ユニットは、
   前記第２の入力信号に基づき電流が制御される第２の第１導電型トランジスターと、
   前記第１の入力信号に基づき電流が制御される第２の第２導電型トランジスターと、
   前記第２の第１導電型トランジスターと前記第２の第２導電型トランジスターとの間に設けられ、前記第２の遅延ユニットの入力信号を遅延させて出力する第２の遅延バッファーと、
   を有し、
   前記第１の電圧時間変換回路は、
   前記第１の遅延回路の入力信号を生成する第１の入力信号生成回路と、
   前記第１の遅延回路の出力信号がクロック端子に入力され、第１論理レベルがデータ端子に入力され、前記第１の遅延回路の出力信号に基づいて前記第１論理レベルを取り込む第１のラッチ回路と、
   をさらに含み、
   前記第２の電圧時間変換回路は、
   前記第２の遅延回路の入力信号を生成する第２の入力信号生成回路と、
   前記第２の遅延回路の出力信号がクロック端子に入力され、前記第１論理レベルがデータ端子に入力され、前記第２の遅延回路の出力信号に基づいて前記第１論理レベルを取り込む第２のラッチ回路と、
   をさらに含み、
   前記判定回路は、
   前記第１のラッチ回路の出力信号が第２論理レベルから前記第１論理レベルに変化したタイミングと、前記第２のラッチ回路の出力信号が前記第２論理レベルから前記第１論理レベルに変化したタイミングとを比較することで、前記第１の入力信号と前記第２の入力信号との大小を判定することを特徴とするコンパレーター。
2. 請求項１に記載されたコンパレーターにおいて、
   前記第１の入力信号生成回路は、
   前記第１の遅延回路の入力信号を前記第１論理レベルから前記第２論理レベルに変化させ、
   前記第１の遅延回路の出力信号が前記第１論理レベルから前記第２論理レベルに変化した場合に、前記第１の遅延回路の入力信号を前記第２論理レベルから前記第１論理レベルに変化させ、
   前記第１のラッチ回路は、
   前記第１の遅延回路の出力信号が前記第２論理レベルから前記第１論理レベルに変化した場合に、前記第１論理レベルを取り込むことで、前記第２論理レベルから前記第１論理レベルに出力信号が変化し、
   前記第２の入力信号生成回路は、
   前記第２の遅延回路の入力信号を前記第１論理レベルから前記第２論理レベルに変化させ、
   前記第２の遅延回路の出力信号が前記第１論理レベルから前記第２論理レベルに変化した場合に、前記第２の遅延回路の入力信号を前記第２論理レベルから前記第１論理レベルに変化させ、
   前記第２のラッチ回路は、
   前記第２の遅延回路の出力信号が前記第２論理レベルから前記第１論理レベルに変化した場合に、前記第１論理レベルを取り込むことで、前記第２論理レベルから前記第１論理レベルに出力信号が変化することを特徴とするコンパレーター。
3. 請求項１又は２に記載されたコンパレーターにおいて、
   前記第１の遅延回路及び前記第２の遅延回路の各遅延回路は、直列に接続される複数の遅延ユニットを有することを特徴とするコンパレーター。
4. 請求項３に記載されたコンパレーターにおいて、
   前記第１の遅延回路では、前記複数の遅延ユニットの少なくとも２つの遅延ユニットで前記第１の第１導電型トランジスター及び前記第１の第２導電型トランジスターが共用され、
   前記第２の遅延回路では、前記複数の遅延ユニットの少なくとも２つの遅延ユニットで前記第２の第１導電型トランジスター及び前記第２の第２導電型トランジスターが共用されることを特徴とするコンパレーター。
5. 請求項１乃至４のいずれか一項に記載されたコンパレーターにおいて、
   前記第１の遅延バッファー及び前記第２の遅延バッファーは、
   前記判定回路の判定結果が確定した場合に、供給される電源電圧が所定の電圧に設定されることを特徴とするコンパレーター。
6. 請求項１乃至５のいずれか一項に記載されたコンパレーターにおいて、
   前記第１の遅延バッファーは、
   前記第１の第１導電型トランジスター及び前記第１の第２導電型トランジスターのいずれか１つに流れる電流に基づき遅延時間が制御され、
   前記第２の遅延バッファーは、
   前記第２の第１導電型トランジスター及び前記第２の第２導電型トランジスターのいずれか１つに流れる電流に基づき遅延時間が制御されることを特徴とするコンパレーター。
7. 請求項１乃至６のいずれか一項に記載されたコンパレーターを含むことを特徴とする回路装置。
8. 請求項７に記載された回路装置を含むことを特徴とする物理量センサー。
9. 請求項７に記載された回路装置を含むことを特徴とする電子機器。
10. 請求項７に記載された回路装置を含むことを特徴とする移動体。