JPH1185403A - データ入力回路 - Google Patents
データ入力回路Info
- Publication number
- JPH1185403A JPH1185403A JP9267923A JP26792397A JPH1185403A JP H1185403 A JPH1185403 A JP H1185403A JP 9267923 A JP9267923 A JP 9267923A JP 26792397 A JP26792397 A JP 26792397A JP H1185403 A JPH1185403 A JP H1185403A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- threshold
- quantization
- output
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Abstract
(57)【要約】
【目的】 オフセットの解消。
【構成】 集積回路装置内部に量子化回路を設け、１本
の入力ピンからアナログ電圧の形態でデータを入力し、
このアナログデータを量子化回路によって内部で２値化
する。
の入力ピンからアナログ電圧の形態でデータを入力し、
このアナログデータを量子化回路によって内部で２値化
する。
Description
【０００１】
【発明の属する技術分野】発明は内部設定のためのデー
タ入力回路に係り、集積回路装置内に複数ビットのデジ
タルデータを入力するためのデータ入力回路に関する。
タ入力回路に係り、集積回路装置内に複数ビットのデジ
タルデータを入力するためのデータ入力回路に関する。
【０００２】
【従来の技術】従来、集積回路装置の内部設定のための
デジタルデータ入力は、データビット数に等しい入力ピ
ンを介して行い、あるいは、内部にシフトレジスタを設
けておいて、少数のピンからシリアル入力していた。こ
こにビット数分のピンを設ける場合には集積回路装置の
パッケージサイズが大きくなり、シリアル入力する場合
には入力に要する時間が長くなった。
デジタルデータ入力は、データビット数に等しい入力ピ
ンを介して行い、あるいは、内部にシフトレジスタを設
けておいて、少数のピンからシリアル入力していた。こ
こにビット数分のピンを設ける場合には集積回路装置の
パッケージサイズが大きくなり、シリアル入力する場合
には入力に要する時間が長くなった。
【０００３】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、１本の入力
ピンから高速にデータ入力して、内部設定を行うことが
可能なデータ入力回路を提供することを目的とする。
来の問題点を解消すべく創案されたもので、１本の入力
ピンから高速にデータ入力して、内部設定を行うことが
可能なデータ入力回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明に係るデータ入力
回路は、集積回路装置内部に量子化回路を設け、１本の
入力ピンからアナログ電圧の形態でデータを入力し、こ
のアナログデータを量子化回路によって内部で２値化す
るものである。
回路は、集積回路装置内部に量子化回路を設け、１本の
入力ピンからアナログ電圧の形態でデータを入力し、こ
のアナログデータを量子化回路によって内部で２値化す
るものである。
【発明の実施の態様】次に本発明に係るデータ入力回路
の一実施例を図面に基づいて説明する。
の一実施例を図面に基づいて説明する。
【０００５】
【実施例】図１において、集積回路装置Dにはデータ入
力のためのピンPが設けられ、このピンPには外部から可
変電圧生成回路VGが接続されている。可変電圧生成回路
は電圧Vddに可変抵抗VRを接続してなり、この可変抵抗
において電圧Vddを分圧して出力電圧Viを調整する。集
積回路装置Dの内部には量子化回路Qが設けられ、量子化
回路Qの入力はピンPに接続されている。量子化回路Qは
電圧Viを複数ビットの２進数に変換し、量子化出力ｑ０
〜ｑｎを生成する。これら出力は（ｎ＋１）ビットの２
進数における各ビットに対応し、ｑｎがMSBに対応し、
ｑ０がLSBに対応している。ｑ０〜ｑｎはレジスタREGに
入力されており、クロックCLKに呼応してレジスタに取
り込まれる。レジスタに取り込まれた、ｑ０〜ｑｎに対
応するデータをｄ０〜ｄｎとすると、これらデータは前
記電圧Viがノイズ等により変動したときにも安定に保持
される。
力のためのピンPが設けられ、このピンPには外部から可
変電圧生成回路VGが接続されている。可変電圧生成回路
は電圧Vddに可変抵抗VRを接続してなり、この可変抵抗
において電圧Vddを分圧して出力電圧Viを調整する。集
積回路装置Dの内部には量子化回路Qが設けられ、量子化
回路Qの入力はピンPに接続されている。量子化回路Qは
電圧Viを複数ビットの２進数に変換し、量子化出力ｑ０
〜ｑｎを生成する。これら出力は（ｎ＋１）ビットの２
進数における各ビットに対応し、ｑｎがMSBに対応し、
ｑ０がLSBに対応している。ｑ０〜ｑｎはレジスタREGに
入力されており、クロックCLKに呼応してレジスタに取
り込まれる。レジスタに取り込まれた、ｑ０〜ｑｎに対
応するデータをｄ０〜ｄｎとすると、これらデータは前
記電圧Viがノイズ等により変動したときにも安定に保持
される。
【０００６】図２において、量子化回路Qはｑ０〜ｑｎ
に対応した複数の閾値回路T0〜Tnを有し、各閾値回路に
は電圧Viおよびより上位ビットの出力の反転が入力され
ている。例えば最下位ビットの閾値回路T0にはｑ１、ｑ
２、ｑ３、．．．、ｑｎの反転
に対応した複数の閾値回路T0〜Tnを有し、各閾値回路に
は電圧Viおよびより上位ビットの出力の反転が入力され
ている。例えば最下位ビットの閾値回路T0にはｑ１、ｑ
２、ｑ３、．．．、ｑｎの反転
【外１】 およびViが入力され、図３に示すように、これらに対し
て所定の重み付けをして加算する。
て所定の重み付けをして加算する。
【０００７】図３において、閾値回路T0はVi、ｑ１〜ｑ
ｎが入力されたキャパシタンスC30〜C3nよりなる容量結
合を有し、容量結合の出力はCMOSインバータII３１、II
32の直列回路に入力されている。C30〜C3nの容量は閾値
回路T0の閾値とより上位の閾値回路の閾値の比に対応し
た重みに設定されている。ここに容量結合のキャパシタ
ンスの容量比は式（１）のように設定されている。
ｎが入力されたキャパシタンスC30〜C3nよりなる容量結
合を有し、容量結合の出力はCMOSインバータII３１、II
32の直列回路に入力されている。C30〜C3nの容量は閾値
回路T0の閾値とより上位の閾値回路の閾値の比に対応し
た重みに設定されている。ここに容量結合のキャパシタ
ンスの容量比は式（１）のように設定されている。
【数１】 また閾値回路To〜Tnの閾値をｔｈ０〜ｔｈｎとすると、
その比率は式（２）のとおりであり、
その比率は式（２）のとおりであり、
【数２】 容量結合の出力をVo3とするとVo3は式（３）のように表
現され、
現され、
【数３】 インバータII31、II32の閾値をθ、（Vo3-θ）が正のと
き「１」、負のとき「０」となる関数をΘ（）すると、
ｑ０は式（４）のとおりとなり、II31から
き「１」、負のとき「０」となる関数をΘ（）すると、
ｑ０は式（４）のとおりとなり、II31から
【外２】 が、II32からｑ０が出力される。
【数４】
【０００８】各閾値回路におけるViに対する重みの逆数
によってその閾値回路の閾値が決定され、Toについては
閾値を（ｔｈ０・θ）で代表し得る。ここで、式（４）
に式（３）を代入し、式（５）を得る。
によってその閾値回路の閾値が決定され、Toについては
閾値を（ｔｈ０・θ）で代表し得る。ここで、式（４）
に式（３）を代入し、式（５）を得る。
【数５】
【０００９】他の閾値回路も同様に構成され、ｑｋに対
応する閾値回路Tkにおいては、Viおよびｑｋ＋１〜ｑｎ
に対して式（６）の重み付けが為される。
応する閾値回路Tkにおいては、Viおよびｑｋ＋１〜ｑｎ
に対して式（６）の重み付けが為される。
【数６】
【００１０】図４において、最上位ビットの閾値回路Ｔ
ｎは上位ビットからの入力は存在せず、Ｖｉに接続され
たキャパシタンスＣ４０、このＣ４０に接続されたCMOS
インバータII41、II42の直列回路よりなる。閾値回路Ｔ
ｎの出力ｑｎは式（７）のとおりであり、II41から
ｎは上位ビットからの入力は存在せず、Ｖｉに接続され
たキャパシタンスＣ４０、このＣ４０に接続されたCMOS
インバータII41、II42の直列回路よりなる。閾値回路Ｔ
ｎの出力ｑｎは式（７）のとおりであり、II41から
【外３】 が、II42からｑｎが出力される。
【数７】
【００１１】以上の量子化回路により、１本の入力ピン
からのアナログ信号を複数ビットの２進数データに変換
するので、シリアル入力に比較して入力時間を単縮で
き、かつパラレル入力に比較してＬＳＩのパッケージ面
積を小さくできる。さらに量子化回路の採用により、可
変電圧生成回路の出力Ｖｉの精度を比較的低いときにも
量子化後のデータｑ０〜ｑｎにおいて充分な精度を補償
し得る。
からのアナログ信号を複数ビットの２進数データに変換
するので、シリアル入力に比較して入力時間を単縮で
き、かつパラレル入力に比較してＬＳＩのパッケージ面
積を小さくできる。さらに量子化回路の採用により、可
変電圧生成回路の出力Ｖｉの精度を比較的低いときにも
量子化後のデータｑ０〜ｑｎにおいて充分な精度を補償
し得る。
【００１２】以上のデータ入力回路ＬＳＩ内部の任意の
デジタルデータ入力に使用し得るが、例えば図５に示す
ように、データ入力回路の出力ｄ０〜ｄｎを容量結合CC
により統合してアナログ信号に変換し、これを、入出力
が帰還キャパシタンスＣ６ｆで接続されたインバータ回
路のオフセット調整等に使用し得る。
デジタルデータ入力に使用し得るが、例えば図５に示す
ように、データ入力回路の出力ｄ０〜ｄｎを容量結合CC
により統合してアナログ信号に変換し、これを、入出力
が帰還キャパシタンスＣ６ｆで接続されたインバータ回
路のオフセット調整等に使用し得る。
【００１３】図５の回路はＣＭＯＳインバータを奇数段
直列したインバータ回路ＩＮＶの入出力を帰還キャパシ
タンスＣ６ｆで接続し、入力電圧Ｖｉｎを入力キャパシ
タンスＣ６０を介してＩＮＶに接続している。このイン
バータ回路におけるＣＭＯＳインバータのオフセット電
圧をＶｂ、容量結合の各キャパシタンスをCC0〜CCn（ｄ
０〜ｄｎに対応）とすると、その出力電圧Ｖｏｕｔは式
（８）のように表現される。
直列したインバータ回路ＩＮＶの入出力を帰還キャパシ
タンスＣ６ｆで接続し、入力電圧Ｖｉｎを入力キャパシ
タンスＣ６０を介してＩＮＶに接続している。このイン
バータ回路におけるＣＭＯＳインバータのオフセット電
圧をＶｂ、容量結合の各キャパシタンスをCC0〜CCn（ｄ
０〜ｄｎに対応）とすると、その出力電圧Ｖｏｕｔは式
（８）のように表現される。
【数８】 式（８）においてオフセット電圧を解消するためのｄ０
〜ｄｎの設定は式（９）のとおりであり、積極的にオフ
セットを解消し得ることが分る。
〜ｄｎの設定は式（９）のとおりであり、積極的にオフ
セットを解消し得ることが分る。
【００１４】図６は他の応用例を示し、図５のインバー
タ回路に替えて、レジスタ出力ｄ０〜ｄｎをセレクタＳ
ＥＬのコントロール信号として使用している。セレクタ
ＳＥＬは複数の信号Ｓ０〜Ｓｍの内の１つを出力信号Ｓ
ｏｕｔとして選択する。
タ回路に替えて、レジスタ出力ｄ０〜ｄｎをセレクタＳ
ＥＬのコントロール信号として使用している。セレクタ
ＳＥＬは複数の信号Ｓ０〜Ｓｍの内の１つを出力信号Ｓ
ｏｕｔとして選択する。
【００１５】
【発明の効果】前述のとおり、本発明に係るデータ入力
回路は、集積回路装置内部に量子化回路を設け、１本の
入力ピンからアナログ電圧の形態でデータを入力し、こ
のアナログデータを量子化回路によって内部で２値化す
るので、１本の入力ピンから高速にデータ入力して、内
部設定を行い得るという優れた効果を有する。
回路は、集積回路装置内部に量子化回路を設け、１本の
入力ピンからアナログ電圧の形態でデータを入力し、こ
のアナログデータを量子化回路によって内部で２値化す
るので、１本の入力ピンから高速にデータ入力して、内
部設定を行い得るという優れた効果を有する。
【図１】 本発明に係るデータ入力回路の一実施例を示
す回路図である。
す回路図である。
【図２】 同実施例における量子化回路を示す回路図で
ある。
ある。
【図３】 量子化回路における最下位ビットの閾値回路
を示す回路図である。
を示す回路図である。
【図４】 量子化回路における最上位ビットの閾値回路
を示す回路図である。
を示す回路図である。
【図５】 同実施例をインバータ回路のオフセット解消
に適用した応用例を示す回路図である。
に適用した応用例を示す回路図である。
【図６】 同実施例をセレクタのコントロールに適用し
た応用例を示す回路図である。
た応用例を示す回路図である。
VG．．．可変電圧生成回路 VR．．．可変抵抗 P．．．入力ピン Q．．．量子化回路 REG．．．レジスタ T0〜Tn．．．閾値回路 C30〜C3n、C40、C60、C6f、CC0〜CCn．．．キャパシタ
ンス CC．．．容量結合 RP1．．．位相補償用レジスタンス CP1．．．位相補償用キャパシタンス SEL… セレクタ。 1整理番号＝ＹＺ１９９７０２２Ａ
ンス CC．．．容量結合 RP1．．．位相補償用レジスタンス CP1．．．位相補償用キャパシタンス SEL… セレクタ。 1整理番号＝ＹＺ１９９７０２２Ａ
【数９】
Claims (4)
- 【請求項１】 集積回路装置の外部に設けられた可変電
圧生成回路と；前記集積回路装置の内部に設けられ、集
積回路装置の１本の入力ピンを介して前記可変電圧生成
回路の出力電圧に接続され、複数ビットの２値出力を生
成する量子化回路と；この量子化回路の出力の各ビット
に接続されたレジスタと；を備え、内部設定のための電
圧を前記可変電圧生成回路から入力するデータ入力回
路。 - 【請求項２】 量子化回路は、２進数の各ビットに対応
して設けられた複数の閾値回路を有し、各閾値回路には
可変電圧生成回路の出力電圧およびより上位の閾値回路
の出力の反転が入力され、各閾値回路は各ビットの重み
に対応した閾値に設定され、各閾値回路に対するより上
位ビットの入力にはその閾値回路の閾値とより上位の閾
値回路の閾値の比に対応した重みが掛けられるようにな
っていることを特徴とする請求項１記載のデータ入力回
路。 - 【請求項３】 量子化回路の各閾値回路に対する重み付
けは容量結合を用いそのキャパシタンスの容量によって
設定されていることを特徴とする請求項１記載のデータ
入力回路。 - 【請求項４】 レジスタの出力はコントロール信号とし
てセレクタに入力されていることを特徴とする請求項１
記載のデータ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267923A JPH1185403A (ja) | 1997-09-12 | 1997-09-12 | データ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267923A JPH1185403A (ja) | 1997-09-12 | 1997-09-12 | データ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185403A true JPH1185403A (ja) | 1999-03-30 |
Family
ID=17451498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9267923A Withdrawn JPH1185403A (ja) | 1997-09-12 | 1997-09-12 | データ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1185403A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515915B2 (en) | 1998-02-23 | 2003-02-04 | Micron Technology, Inc. | Circuits and methods for outputting multi-level data through a single input/output pin |
-
1997
- 1997-09-12 JP JP9267923A patent/JPH1185403A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515915B2 (en) | 1998-02-23 | 2003-02-04 | Micron Technology, Inc. | Circuits and methods for outputting multi-level data through a single input/output pin |
| US6519190B2 (en) | 1998-02-23 | 2003-02-11 | Micron Technology, Inc. | Circuits and methods for inputting multi-level data through a single input/output pin |
| US6525958B2 (en) * | 1998-02-23 | 2003-02-25 | Micron Technology, Inc. | Circuits and methods for compressing multi-level data through a single input/output pin |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041015 |