JP4882975B2 - 駆動装置、物理量測定装置及び電子機器 - Google Patents

Description

本発明は、振動子に駆動振動を励振する駆動装置、これを用いた物理量測定装置、例えば振動型ジャイロスコープ、及び電子機器等に関する。

いわゆるジャイロスコープには、物体に働く力の検出方法によって回転型や振動型等がある。中でも、振動型ジャイロスコープは、構成部品等の観点から小型化や低コスト化に有利とされている。このような振動型ジャイロスコープのうち、物体に働く角速度を検出する振動型ジャイロセンサには、信頼性や小型化に有利な水晶や圧電素子を励振する圧電振動型ジャイロセンサがある。圧電振動型ジャイロセンサは、振動している物体に角速度が加わると、その振動と直角方向にコリオリ力が生じることを利用している。

例えば、角速度を検出する振動型ジャイロセンサでは、物理量トランスデューサ（振動子）に一定方向の駆動振動が励振される。この振動子に角速度が加わると、駆動振動と垂直な方向にコリオリ力が生じ、これによって検出振動が生じる。検出振動は駆動振動に直交する方向に生じるため、検出信号（検出振動による信号成分）は駆動信号（駆動振動による信号成分）と位相が９０度ずれている。このことを利用して、例えば同期検波によって検出信号を、駆動信号とは区別して検出することができる。

振動型ジャイロセンサが適用される用途は広く、例えばビデオカメラやデジタルカメラの手振れ検出や、カーナビゲーションシステムのＧＰＳ（Global Positioning System）の位置検出、航空機やロボットの姿勢検出等に用いられる。

こうした用途において、振動型ジャイロセンサは、電池によって駆動される。従って、振動型ジャイロセンサの消費電力をできるだけ減らし、電池の寿命を長くする必要がある。この場合、角速度の検出等を行わない期間は振動型ジャイロセンサへの電源供給を停止させ、振動型ジャイロセンサを使用する期間のみ電池から電源供給を行わせることが好ましい。そのため、振動型ジャイロセンサを起動してから短時間で正常な動作を行わせる必要が生じる。

また、振動型ジャイロセンサでは、発振起動時において、発振ループ内に電流を流して、定常発振を実現させるための動作を確実に開始させることが重要である。すなわち、電源を投入して発振駆動回路を起動すれば、定常発振のための動作が必ず開始されるというものではない。電源を投入しても、発振ループに何ら電流が流れず、時間が経過しても定常発振が生じない場合があり得る。このような事態が生じないようにすること（発振不良を防止すること）は、物理量測定装置の信頼性の向上に貢献する。

このような振動型ジャイロセンサの起動時間の短縮化を図る技術は、例えば特許文献１に開示されている。特許文献１には、発振ループ内にＣＲ発振回路又はリングオシレータを付加した構成により、起動直後であっても、増幅器により発振振幅を増大させるようにした技術が開示されている。
特開２００４−２８６５０３号公報

ところで、振動型ジャイロセンサの駆動装置には、振動子に働く角速度を安定して検出するために、振動子を共振周波数で一定に振動（発振）させる必要がある。また、短時間で振動子が発振し正常な動作を開始させる必要がある。更には、低コストで、電池の寿命を長くするために、小型で低消費電力な回路で構成させることが好ましい。

一方、例えば振動子をＱ値の高い水晶によって形成し、該振動子をパッケージ内に真空封止すると、振動子の駆動Ｑ値が非常に高くなる。そのため、振動子に駆動振動を励振する際に、振動子からの信号が安定するまでの時間（起動時間）が長くなるという問題がある。

ここで、特許文献１の技術では、水晶振動子の駆動周波数に近い周波数で発振させようとすると、ＣＲ発振回路のコンデンサや抵抗器の素子面積が大きくなる。そのため、振動型ジャイロスコープ（振動型ジャイロセンサ）の大型化及びコスト高を招くという問題がある。また、特許文献１の技術では、起動時には一旦別の周波数で起動させているため、Ｑ値の高い水晶振動子の駆動周波数に引き込みにくい。そのため、製造ばらつき等の影響を受けると、より一層安定発振までの時間が長くなるという問題がある。

また、特許文献１の技術では、振動子が発振しているか否かにかかわらず、ＣＲ発振回路等からの信号のエネルギーを振動子に注入している。この場合、振動子の共振周波数にかかわらず所定の固定周波数でエネルギーが加えられるため、振動子の定常発振に近づくのに伴い、ＣＲ発振回路の信号が定常発振の妨げとなってしまう。従って、振動子を定常発振させる起動時間を短縮するためには、振動子を含む発振ループの定常発振条件から大きく離れて振動子の発振の妨害とならないように、発振ループ内にエネルギーを注入する必要がある。

本発明は、上述の考察に基づいてなされたものである。本発明の幾つかの態様によれば、例えば、振動子の発振に対する妨害を最小限に抑えつつ、発振ループ内の発振を確実に開始させることができる。また、例えば、発振起動時間の短縮が可能である。

（１）本発明の駆動装置の一態様では、振動子と発振ループを形成し、該振動子に駆動振動を励振するための駆動装置であって、前記振動子に流れる電流を電圧に変換する電流電圧変換器と、所与の電圧値を基準に、前記電圧値に変換された信号に基づいて前記振動子に駆動振動を励振するコンパレータと、前記発振ループ内で前記電流電圧変換器と前記コンパレータとの間に設けられたハイパスフィルタとを含み、前記ハイパスフィルタの基準電位を変化させて前記振動子に駆動振動を励振した後に、前記基準電位を固定して前記振動子に駆動振動を励振する。

本態様においては、発振ループ内の位相調整手段として機能させることが可能なハイパスフィルタが用いられる。そして、発振起動時にはハイパスフィルタの基準電位の変動により振動子にエネルギーが注入され、振動子の発振起動が確実に開始され、かつ、発振起動時間を短縮できる。これにより、コンパレータの入力オフセット電圧やゲインコントロールアンプの入力オフセット電圧があっても、振動子を確実に高速発振起動させることができるようになる。

しかも、発振起動過程においては、変動するハイパスフィルタの基準電位は、振動子の共振周波数に変調されていることとなり、発振ループの定常発振条件から大きく離れることがない。そのため、振動子の発振の妨げになることなく発振ループ内にエネルギーを注入できるため、効率的に発振起動を行うことができるようになる。

（２）本発明の駆動装置の他の態様では、発振起動時において、複数の電圧レベルの中から選択された１つの電圧レベルを前記基準電位として前記ハイパスフィルタに供給する基準電位変動回路と、前記基準電位として出力する電圧レベルを選択するための切替パルスを発生させるパルス発生回路とを含み、前記パルス発生回路が、前記切替パルスを所定期間だけ出力する。

本態様によれば、簡素な構成でハイパスフィルタの基準電位を変動させることができるようになる。

（３）本発明の駆動装置の他の態様では、前記所定期間の開始タイミングが、前記駆動装置のパワーオンリセットの開始タイミングである。

（４）本発明の駆動装置の他の態様では、前記所定期間の終了タイミングが、前記発振ループ内の信号が所定の閾値レベルを超えたことが検出されたタイミング、又は前記所定期間の開始タイミングを基準に所定のカウント数をカウントしたことが検出されたタイミングである。

上述の（３）または（４）の態様によれば、ハイパスフィルタの基準電位を変動させる所定期間の開始タイミング又は終了タイミングを特定するために、発振ループ内で発振振幅を制御するために必要な回路を流用するか、或いは発振ループ内のレベルを検出する回路自体を省略できるので、回路規模の増大を抑えることができる。特に、変調回路に必要な信号を生成する所定期間の開始タイミングを明確にできると、ユーザの使い勝手を向上させることが可能となる。更に、例えば開始タイミングを基準に所与の基準クロックをカウントすることで所定期間の長さを定めることができるので、例えば発振振幅を検出する回路を省略でき、回路規模を縮小させることもできるようになる。

（５）本発明の駆動装置の他の態様は、前記パルス発生回路が、パワーオンリセット信号を生成するパワーオンリセット回路と、所定の期間内に前記パワーオンリセット信号に基づいて１又は複数のパルスを生成させる切替パルス生成回路とを含み、前記切替パルス生成回路が、各ディレイユニットが、入力信号に基づいてパルスを発生させる複数のディレイユニットを有し、各ディレイユニットが発生したパルスの論理和演算結果を出力し、前記パワーオンリセット信号の変化タイミングを基準に、前記発振ループ内の信号が所定の閾値レベルを超えたことを示す検出結果信号の変化タイミングまでの期間に、前記切替パルスを出力する。

本態様によれば、ハイパスフィルタの基準電位を変動させるための回路を簡素化できるようになる。

（６）本発明の駆動装置の他の態様は、前記基準電位を変化させる期間における該基準電位の変動振幅が、前記コンパレータの入力オフセット電圧の振幅より大きい。

本態様によれば、確実に発振起動を高速化できるようになる。

（７）本発明の駆動装置の他の態様は、前記ハイパスフィルタが、前記電流電圧変換器の出力と前記コンパレータの入力との間に挿入された容量素子と、一端に前記基準電位が供給され、他端に前記コンパレータの入力が接続される抵抗素子とを含む。

（８）本発明の駆動装置の他の態様は、前記容量素子の容量値をＣ、前記抵抗素子の抵抗値をＲ、前記基準電位の変動振幅をΔＶとした場合に、前記コンパレータの入力オフセット電圧であるＶｘが、ΔＶ／（（１＋（ω×Ｃ×Ｒ）^２）^１／２より小さく設定される。

上述の（７）または（８）の態様によれば、回路を簡素化した上で、確実に発振起動を高速化できる。

（９）本発明の駆動装置の他の態様は、発振定常状態における前記基準電位をＶ０とした場合、前記基準電位を変化させる期間では、前記基準電位が、Ｖ０より高電位の電圧Ｖ４と該Ｖ０より低電位の電圧Ｖ３とを交互に切り替えた電位である。

（１０）本発明の駆動装置の他の態様は、発振定常状態における前記基準電位をＶ０とした場合、前記基準電位を変化させる期間では、前記基準電位が、Ｖ０と該Ｖ０より高電位の電圧Ｖ４とを交互に切り替えた電位である。

（１１）本発明の駆動装置の他の態様は、発振定常状態における前記基準電位をＶ０とした場合、前記基準電位を変化させる期間では、前記基準電位が、Ｖ０と該Ｖ０より低電位の電圧Ｖ３とを交互に切り替えた電位である。

上述の（１０）または（１１）の態様によれば、ハイパスフィルタの基準電位を変動させる回路の構成を簡素化でき、発振起動課程後の発振定常状態には、速やかに発振状態を安定化させることが可能となる。

（１２）本発明の物理量測定装置の一態様は、振動子に励振される駆動振動及び測定すべき物理量に基づいて前記振動子から出力される検出信号に対応した物理量を測定するための物理量測定装置であって、振動子と、前記振動子に駆動振動を励振する上記のいずれか記載の駆動装置と、前記検出信号に基づいて前記物理量に対応した出力信号を検出する検出装置とを含み、前記検出装置が、前記発振ループ内の信号に基づいて前記同期検波の参照信号を生成するコンパレータの出力に基づき、前記検出信号を同期検波する同期検波器を含む。

本態様によれば、振動子の発振の妨げを最小限に抑えて効率的に発振起動を行うことで発振起動時間を短縮できる駆動装置を適用し、回路規模を増大させることなく、振動子の破壊を防止し、小型化及び低消費電力化を図る物理量測定装置を提供することができる。

（１３）本発明の物理量測定装置の他の態様は、前記検出装置が、前記コンパレータの出力と前記検出信号との位相を調整するための移相器を含む物理量測定装置に関係する。

本態様によれば、微少な検出信号の検出処理中の位相変化に応じて位相調整を行うことができる。その結果として、高精度な位相調整と回路規模増大の防止とを両立させることができる。

（１４）本発明の電子機器は、本発明のいずれかの態様の物理量測定装置を含む。

本態様によれば、物理量の測定結果を用いて所与の処理を行う電子機器の小型化及び低消費電力化に寄与できるようになる。また、本態様によれば、振動子の破壊を防止し、回路規模を増大させることなく発振起動時間を短縮できる駆動装置を含む電子機器を提供できる。

（１５）本発明の物理量測定装置の他の態様では、前記振動子は容量結合型の振動子であり、前記コンパレータは、矩形波の駆動信号を前記振動子に与えることによって前記駆動振動を励振する駆動装置に関係する。

矩形波による駆動方式は駆動信号のばらつきが少ないという利点がある。また、電圧振幅の制御が容易であるため、回路構成を簡素化でき、回路規模を縮小できるという利点がある。また、容量結合型の振動子（内部等価回路において、信号経路に直流阻止コンデンサが介在するタイプの振動子）を用いると、発振ループの直流電位として任意の電位を使用でき、回路構成上の自由度が向上するという利点がある。なお、容量結合型の振動子（容量性の振動子）の例としては、圧電素子があげられる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

（第１の実施形態）
１． 駆動装置
図１に、本実施形態における駆動装置としての発振駆動回路の構成例のブロック図を示す。本実施形態における駆動装置としての発振駆動回路は、振動子に励振される駆動振動及び測定すべき物理量に基づいて振動子から出力される検出信号を同期検波した出力信号を用いて物理量を測定するのに用いられる。

発振駆動回路１０には、第１及び第２の接続端子ＴＭ１、ＴＭ２（電極、パッド）が設けられ、発振駆動回路１０の外部において、第１及び第２の接続端子の間に振動子１２が挿入されている。振動子１２には、励振手段１４が取り付けられており、励振手段１４が発振駆動回路１０に対して接続されており、発振ループを構成している。まず、発振駆動回路１０内の駆動器の利得（ゲイン）が大きい状態（ゲインが１より大きい状態）で発振スタートする。この時点では、駆動器への入力は雑音のみである。この雑音は、目的とする駆動振動の固有共振周波数を含む幅広い周波数の波動を含む。この雑音を、振動子１２に入力する。

振動子１２は、例えば後述するような圧電性単結晶からなる。振動子１２の周波数フィルタ作用によって、目的とする固有共振周波数の波動を多く含む信号が出力され、この信号が駆動器に入力される。発振ループ内でこうした操作が繰り返されることによって、目的とする固有共振周波数の信号の割合が高くなり、駆動器への入力信号の振幅が大きくなる。

発振定常状態においては、例えば、振動子１２からの出力電流を電流電圧変換器３０により電圧値に変換し、この電圧値に基づいてＡＧＣ（Auto Gain Control）回路（広義にはゲイン制御回路）４０によって発振ループ内の発振振幅を制御する。即ち、電流電圧変換器３０は、振動子に流れる電流を電圧に変換する。そして、ＡＧＣ回路４０は、発振ループ内の振動子に流れる電流に基づいて発振ループ内の発振振幅を制御する。これによって、発振ループを信号が一周する間の利得（ループゲイン）が１となり、この状態で振動子１２が安定発振する。

振動子の安定発振は、物理量の測定に必要不可欠である。なぜなら、振動子において発振している駆動信号の振幅が一定でないと、振動子から出力されるべき出力信号の値も一定とならず、正確な測定を行うことができないからである。

また、振動子及び発振駆動回路を含むシステムの低消費電力化には、振動子の発振起動の高速化が必要不可欠である。なぜなら、迅速に安定発振を得ることで、必要なときにのみ発振を起動させることができるようになり、無駄に電力を消費する動作期間を短くできるからである。

本実施形態では、発振駆動回路１０において、駆動器としてゲインコントロールアンプ（Gain Control Amplifier:以下、ＧＣＡ）２０又はコンパレータ５０が設けられる。ＧＣＡ２０又はコンパレータ５０は、振動子１２を駆動するための出力回路として機能する。

ＧＣＡ２０は、ＡＧＣ回路４０によってゲインが制御されるが、コンパレータとして機能することができる。より具体的には、振動子１２を含む発振ループ内において、発振起動時にはコンパレータ５０を含む発振ループ内で振動子１２にエネルギーを注入し、発振定常状態においてＧＣＡ２０を含む発振ループ内で発振を継続させる。

より具体的には、本実施形態では、発振駆動回路１０は、ＧＣＡ２０と並列にコンパレータ５０が設けられている。また、発振駆動回路１０は、ＧＣＡ２０の出力と第２の接続端子ＴＭ２との間に挿入される第１のスイッチ素子ＳＷ１を含み、第１のスイッチ素子ＳＷ１は、スイッチ制御信号ＳＷＣＴＬによりオンオフ制御される。更に発振駆動回路１０は、コンパレータ５０の出力と第２の接続端子ＴＭ２との間に挿入される第２のスイッチ素子ＳＷ２を含み、第２のスイッチ素子ＳＷ２は、スイッチ制御信号ＳＷＣＴＬ＃によりオンオフ制御される。スイッチ制御信号ＳＷＣＴＬ＃は、スイッチ制御信号ＳＷＣＴＬの反転信号である。発振駆動回路１０は、コンパレータ５０の出力を、同期検波の参照信号としての同期検波用クロックとして出力することができる。

ここで、電流電圧変換器３０とコンパレータ（ＧＣＡ２０又はコンパレータ５０）と振動子１２を含む発振ループ内では、理想的には電流電圧変換器３０とコンパレータとでそれぞれ位相が１８０度ずつシフトする。ところが、実際には、製造ばらつき等に起因して数度だけ遅れてしまう。そこで、発振ループ内には位相を進める手段を設けることが望ましく、本実施形態では、発振ループ内に電流電圧変換器３０の出力とコンパレータの入力との間にハイパスフィルタ（High Pass Filter：以下、ＨＰＦ）６０が設けられている。

ところで、発振起動時間を短縮するために、ＧＣＡ２０の出力又はコンパレータ５０の出力を用いる方法が考えられる。この場合、ＧＣＡ２０の入力オフセット電圧に起因してＧＣＡ２０の出力レベルが変化しないことや、コンパレータ５０の入力オフセット電圧に起因してコンパレータ５０の出力レベルが変化しないことがある。この点について、図２０を参照して説明する。

図２０は、発振不良の原因の一例について説明するための図である。発振起動時において、まず重要なのは、発振ループ内に電流を流して、定常発振を実現させるための動作を確実に開始することである。すなわち、電源を投入して駆動回路（発振駆動回路）１０を起動すれば、必ず上述の動作が開始されるというものではなく、電源を投入しても、発振ループに何ら電流が流れず、時間が経過しても定常発振が生じない場合があり得る。

このような不都合が生じる原因の一例が図２０に示される。図２０では、電流電圧変換増幅器３０（Ｉ／Ｖ）と、ゲインコントロールアンプ２０（ＧＣＡ）との間に、コンデンサＣｐと抵抗Ｒｐで形成されるハイパスフィルタ６０が設けられている。例えば、電源が投入された時点で、何からの理由で、コンデンサＣｐに電荷Ｑが蓄積されており、これによって、ゲインコントロールアンプ２０（ＧＣＡ）の非反転端子がグランド（ＧＮＤ）よりも高い電位になっていると、ゲインコントロールアンプ２０（ＧＣＡ）の出力レベルはＬレベルに固定され、時間が経過しても、発振ループには電流が流れない場合があり得る。

また、例えば、ゲインコントロールアンプ２０（ＧＣＡ）の内部回路の製造ばらつきによって、非反転端子と反転端子の電位に不要なＤＣオフセットが生じている場合にも同様に、ゲインコントロールアンプ２０（ＧＣＡ）の出力レベルはＨ／Ｌのいずれかのレベルに固定され、発振ループには電流が流れないという事態が生じ得る。このような事態が生じると、振動子１２を励振することができず、物理量の測定ができない。

したがって、例えば、ＧＣＡ２０やコンパレータ５０に入力オフセット電圧が生じている場合であっても、振動子１２を確実に励振して発振動作を開始させることが重要である。また、できるだけ早い期間に定常発振を生じさせて物理量測定を可能にすることが重要であり、このためには、発振起動を高速化する必要がある。

そこで、本実施形態では、発振起動過程においては、ＨＰＦ６０の基準電位を変化させることでＧＣＡ２０又はコンパレータ５０の出力レベルを確実に変化させ、発振定常状態においてはＨＰＦ６０の基準電位を固定して通常の発振ループ内で発振を継続させる。即ち、発振駆動回路１０では、ＨＰＦ６０により発振ループ内の発振条件を満足させるように位相調整を行うと共に、ＨＰＦ６０の基準電位を変動させることで発振起動の高速化を図る。ハイパスフィルタ（ＨＰＦ）６０の基準電位を強制的に揺らすと、ハイパスフィルタ（ＨＰＦ）６０の出力信号の電位（すなわち、ＧＣＡ２０およびコンパレータ５０の入力端の電位）が変動する。ＧＣＡ２０およびコンパレータ５０の少なくとも一方に入力オフセットが生じていたとしても、入力端の電位が変動し、かつ、その変動の振幅が、入力オフセットを超えていれば、ＧＣＡ２０およびコンパレータ５０の出力信号のレベルは、必ず変化する。これによって電流が振動子１２に流れて、振動子１２は確実に発振を開始する。

ここで、ＨＰＦ６０の基準電位とは、発振ループ内の発振信号とは別にＨＰＦ６０を構成する受動素子又は能動素子に供給される電位であって、ＨＰＦ６０のフィルタ機能により出力電圧を得るための電位ということができる。ＨＰＦ６０は、受動素子から構成される１次のＨＰＦである。

こうすることで、発振起動時にはＨＰＦ６０の基準電位の変動により振動子１２にエネルギーが注入され、振動子１２の発振起動時間を短縮できる。しかも、発振起動過程においては、変動するＨＰＦ６０の基準電位は、振動子１２の共振周波数に変調されていることとなり、発振ループの定常発振条件から大きく離れることがない。そのため、振動子の発振の妨げになることなく発振ループ内にエネルギーを注入できるため、効率的に発振起動を行うことができるようになる。

一般的に、発振ループ内では、発振ループ内のホワイトノイズのうち振動子１２がその共振周波数のみを通す。その結果、共振周波数の信号成分のみが増幅されて発振が開始される。即ち、一般的な発振回路では、発振ループ内の真性雑音（特にホワイトノイズ）から振動子１２の共振周波数成分のみを増幅させて発振を開始させる。ところが、真性雑音は、温度条件、電源条件、プロセス条件の変動によって大きく変化する。従って、発振を開始して、発振が定常状態になるまでの時間もまた、温度条件、電源条件、プロセス条件の変動に大きく変化することになる。しかしながら、本実施形態によれば、温度条件、電源条件、プロセス条件の変動によらず、確実に振動子１２の発振を開始させることができる上に、発振を開始して発振が定常状態になるまでの時間を確実に短縮させることができるようになる。

本実施形態では、ＨＰＦ６０の基準電位を変動させるために、発振駆動回路１０は、更に、基準電位変動回路７０と、パルス発生回路８０とを含むことができる。基準電位変動回路７０は、ＨＰＦ６０の基準電位ＶＢＨを変動させる。このような基準電位変動回路７０は、発振起動時において、複数の電圧レベルの中から選択された１つの電圧レベルを基準電位としてＨＰＦ６０に供給する。パルス発生回路８０は、ＨＰＦ６０の基準電位として出力する電圧レベルを選択するための切替パルスＰＳＷ発生させる。

図２に、ＨＰＦ６０の基準電位ＶＢＨと切替パルスＰＳＷの説明図を示す。

発振起動過程では、パルス発生回路８０が、切替パルスＰＳＷを生成して、基準電位変動回路７０に、ＨＰＦ６０の基準電位ＶＢＨを変化させる。そして、発振定常状態では、パルス発生回路８０が、切替パルスＰＳＷを固定して、基準電位変動回路７０に、ＨＰＦ６０の基準電位ＶＢＨを固定させる。このように、パルス発生回路８０は、切替パルスを所定期間だけ出力することができる。

ＨＰＦ６０は、受動素子のみで構成されていても良いし、能動素子のみで構成されていても良い。或いはＨＰＦ６０は、受動素子と能動素子とを組み合わせて構成されていても良い。例えば図１のＨＰＦ６０は、１次のＨＰＦとすることができるが、本発明がＨＰＦの次数に限定されるものではない。

なお、図１では、発振起動過程と発振定常状態においてＧＣＡ２０とコンパレータ５０とを切り替えるようにしているが、本発明はこれに限定されるものではない。例えば、図１において、ＧＣＡ２０及び第１のスイッチ素子ＳＷ１、或いはコンパレータ５０及び第２のスイッチ素子ＳＷ２が省略された構成であってもよい。

１．１ スリープモード
本実施形態における発振駆動回路１０には、低消費電力化を図るために、動作モードとして通常動作を行うための通常モード（広義には第１の動作モード）とスリープ動作を行うためのスリープモード（広義には第２の動作モード）とが設けられている。そのため、発振駆動回路１０の内部又は外部に、スリープモード設定レジスタ９０が設けられる。スリープモード設定レジスタ９０には、発振駆動回路１０を制御する図示しない制御回路により、制御データが設定される。発振駆動回路１０は、スリープモード設定レジスタ９０に設定される制御データに対応した動作モードで動作する。例えばスリープモード設定レジスタ９０に「０」が設定されているとき、発振駆動回路１０は、通常モードで動作する。また、例えばスリープモード設定レジスタ９０に「１」が設定されているとき、発振駆動回路１０は、スリープモードで動作する。

スリープモード設定レジスタ９０に設定された制御データに対応したスリープ制御信号ＳＬＥＥＰは、ＧＣＡ２０、ＡＧＣ回路４０及びパルス発生回路８０に供給される。そして、スリープモードで動作するとき、ＧＣＡ２０及びＡＧＣ回路４０の動作が停止されるようになっている。なお、本実施形態では、スリープモードで動作するとき、電流電圧変換器３０及びコンパレータ５０は、ディセーブル状態に設定されることなく動作する（イネーブル状態が維持される）。

ＡＧＣ回路４０は、全波整流器４２と、発振検出器４４と、積分器４６とを含む。全波整流器４２は、電流電圧変換器３０によって変換された電圧値を直流信号としての電圧値に変換する。発振検出器４４は、全波整流器４２によって変換された電圧値に基づいて、振動子１２を含む発振ループが発振状態か否かを検出し、その検出結果としてスイッチ制御信号ＳＷＣＴＬ＃（又はスイッチ制御信号ＳＷＣＴＬ）を生成する。例えば発振検出器４４は、全波整流器４２によって変換された電圧値と所与の基準電圧値とを比較し、その比較結果に基づいてスイッチ制御信号ＳＷＣＴＬ＃（又はスイッチ制御信号ＳＷＣＴＬ）を生成する。また、積分器４６は、全波整流器４２によって変換された電圧値の積分結果に基づいて、ＧＣＡ２０による発振ループ内の発振制御を行うための制御信号ＶＣＴＬを生成する。例えば、積分器４６は、全波整流器４２によって変換された電圧値を積分して直流成分のレベルを求め、該レベルと所与の基準信号レベルとを比較し、その比較結果に基づいて制御信号ＶＣＴＬを生成する。例えばＧＣＡ２０の出力段（最終段）の回路（出力回路）の高電位側電源電圧は、制御信号ＶＣＴＬに基づいて制御されるようになっている。

より具体的には、全波整流器４２、発振検出器４４及び積分器４６には、スリープ制御信号ＳＬＥＥＰが供給される。そして、スリープ制御信号ＳＬＥＥＰによりスリープモードが指定されているとき、全波整流器４２、発振検出器４４及び積分器４６の動作が停止するようになっている。スリープ制御信号ＳＬＥＥＰにより通常モードが指定されているとき、全波整流器４２、発振検出器４４及び積分器４６が動作するようになっている。

本実施形態では、スリープモード設定レジスタ９０により通常モードに設定されている状態では、発振起動時には第１及び第２のスイッチ素子ＳＷ１、ＳＷ２を制御することで振動子１２の起動が行われ、発振定常状態においては第１のスイッチ素子ＳＷ１をオン状態、第２のスイッチ素子ＳＷ２をオフ状態にして、振動子１２とＧＣＡ２０とを含む発振ループにおいて発振振幅制御が行われる。更に、本実施形態では、スリープモード設定レジスタ９０によりスリープモードに設定されている状態では、振動子１２とコンパレータ５０とを含む発振ループ内で発振が継続される。このとき、ＡＧＣ回路４０は、発振状態の監視と、ＧＣＡ２０の発振振幅制御とを行う。

図３（Ａ）、図３（Ｂ）に、スリープ制御信号ＳＬＥＥＰ、スイッチ制御信号ＳＷＣＴＬ、ＳＷＣＴＬ＃のタイミング波形図を示す。

図３（Ａ）は、通常モードで動作時のタイミング波形図を示し、図３（Ｂ）は、スリープモードで動作時のタイミング波形図を示す。

図３（Ａ）において、スリープ制御信号ＳＬＥＥＰがＬレベルのとき、発振駆動回路１０は、通常モードで動作する。このとき、電源投入直後等の発振起動過程においては、ＡＧＣ回路４０の発振検出器４４では振動子１２からの電流信号を変換した電圧値が所与の基準電圧値より低いことが検出され、発振検出器４４は、Ｈレベルのスイッチ制御信号ＳＷＣＴＬ＃（Ｌレベルのスイッチ制御信号ＳＷＣＴＬ）を生成する。これにより、第１のスイッチ素子ＳＷ１がオフ状態、第２のスイッチ素子ＳＷ２がオン状態に設定される。この際、コンパレータ５０の動作特性として、コンパレータ５０の入力信号のレベルが所与の閾値を超えると、非常に大きなゲインで該入力信号を増幅し、発振ループ内のゲインを１より大きくすることができる。この結果、発振起動過程では、振動子１２及びコンパレータ５０を含む発振ループにおいて、発振ループ内のゲインが１より大きく、且つ発振ループ内の位相が３６０×ｎ（ｎは整数）となるように振動子１２に駆動振動を励振する。

その後、発振検出器４４において、振動子１２からの電流信号を変換した電圧値が所与の基準電圧値より高いことが検出されると、発振検出器４４は、Ｌレベルのスイッチ制御信号ＳＷＣＴＬ＃（Ｈレベルのスイッチ制御信号ＳＷＣＴＬ）を生成する。これにより、第１のスイッチ素子ＳＷ１がオン状態、第２のスイッチ素子ＳＷ２がオフ状態に設定される。この際、ＡＧＣ回路４０からの制御信号ＶＣＴＬに基づき、ＧＣＡ２０により発振ループ内の発振振幅が制御され、発振ループ内のゲインが１となるように制御される。この結果、発振起動過程が終了して発振定常状態に移る。この発振定常状態では、振動子１２及びＧＣＡ２０を含む発振ループにおいて、発振ループ内のゲインが１であり、且つ発振ループ内の位相が３６０×ｎとなるように振動子１２に駆動振動を励振する。

即ち、本実施形態では、発振検出器４４の検出結果に基づいて、振動子１２とコンパレータ５０とにより形成される発振ループから、振動子１２とＧＣＡ２０とにより形成される発振ループに切り替えることができる。より具体的には、発振検出器４４において、振動子１２に流れる電流を変換した直流電圧が所与の閾値電圧に達したことを条件に上記の切り替え制御を行う。こうすることで、一般的に発振ループの発振制御を行うために用いられる振動子１２からの信号検出結果を流用してスイッチ素子の切り替え制御を行うことができるので、回路規模をそれほど増大させることなく、高速な発振起動を実現させることができるようになる。

図３（Ｂ）において、スリープ制御信号ＳＬＥＥＰがＨレベルのとき、発振駆動回路１０は、スリープモードで動作する。このとき、電源投入直後等の発振起動過程か発振定常状態かにかかわらず、発振検出器４４は、Ｈレベルのスイッチ制御信号ＳＷＣＴＬ＃（Ｌレベルのスイッチ制御信号ＳＷＣＴＬ）を生成する。これにより、第１のスイッチ素子ＳＷ１がオフ状態、第２のスイッチ素子ＳＷ２がオン状態に設定される。即ち、図３（Ａ）に示す通常モード時の発振起動過程の同じ状態に設定される。このとき、上述のように、コンパレータ５０の動作特性として、コンパレータ５０の入力信号のレベルが所与の閾値を超えると、非常に大きなゲインで該入力信号を増幅し、発振ループ内のゲインを１より大きくすることができる。この結果、発振起動過程では、振動子１２及びコンパレータ５０を含む発振ループにおいて、発振ループ内のゲインが１より大きく、且つ発振ループ内の位相が３６０×ｎ（ｎは整数）となるように振動子１２に駆動振動を励振する。こうすることで、スリープモードでは、ＡＧＣ回路４０の動作を停止させて、低消費電力化を図ることができる。また、スリープモードでは、通常モードの発振起動過程で用いる発振ループ内で発振状態が継続されるため、スリープモードから通常モードに移行したときに、高速な発振起動を実現させることができる。従って、いわゆるスリープモードで動作可能な場合に、回路規模を増大させることなく発振起動時間を短縮できる駆動装置を提供できる。

なお、スリープモードから通常モードに移行するときも、スイッチ制御信号ＳＷＣＴＬ（又はスイッチ制御信号ＳＷＣＴＬ＃）を用いて、確実且つより一層高速な発振起動を行うようにしてもよい。この場合、パルス発生回路８０が切替パルスＰＳＷを出力する所定期間の開始タイミングは、スリープモードから通常モードへの切り替えタイミングとなり、該切り替えタイミングを基準に開始される所定期間だけ、ＨＰＦ６０の基準電位ＶＢＨが変動する。こうすることで、スリープモードからの復帰時においても、確実に発振起動時間を短縮できるようになる。このとき、基準電位ＶＢＨが振動子１２の共振周波数に変調されており、発振ループの定常発振条件から大きく離れることがない。そのため、振動子の発振の妨げになることなく、発振ループ内にエネルギーを注入できる。従って、効率的に発振起動を行うことができる。

１．２ 電流制限機能
ところで、本実施形態のように発振ループ内の発振振幅を制御する場合、振動子１２に流れる電流が変動することになる。振動子１２に流れる電流が過剰になると（該電流が所与の閾値を超える等）、振動子１２が破壊される場合もある。特に、本実施形態のようにスリープモードにおいてＡＧＣ回路４０の動作をディセーブル状態に設定した場合には、発振ループ内の発振信号の振幅が制御されず、振動子１２に流れる電流が過剰になってしまう可能性がある。

そこで、本実施形態において、コンパレータ５０が電流制限機能を備える。この電流制限機能とは、例えば振動子１２に流れる電流が所与の値以上にならないように制御するリミッタ機能ということができる。

ここで、比較例として、例えばＡＧＣ回路を動作させずに、発振ループ内に保護抵抗を挿入する等の方法が考えられる。しかしながら、この方法では、まず発振定常状態において発振ループ内のゲインが低下してしまい、消費電力を増大させてしまうという問題がある。更に、保護抵抗の抵抗値の精度が低く、発振余裕度を大きくすることができなくなるという問題がある。

これに対して、上述の電流制限機能を設けることで、スリープモードでの動作時においても、発振ループ内の発振信号の振幅が所与の振幅内に収まるようになるので、ＡＧＣ回路４０の動作をイネーブル状態に設定することなく低消費電力化を図ると共に振動子１２に過剰な電流が流れ込む事態を回避できるようになる。

また、発振駆動回路１０は、発振ループ内の発振信号に基づいてＧＣＡ２０のゲインを制御するＡＧＣ回路４０を含む場合に、スリープモードに設定された状態では、コンパレータ５０の動作をディセーブル状態に設定することなく（イネーブル状態に設定した状態で）、ＧＣＡ２０及びＡＧＣ回路４０の動作をディセーブル状態に設定することができる。このとき、ＡＧＣ回路４０の動作をイネーブル状態に設定されないため、低消費電力化を図ると共に振動子１２に過剰な電流が流れ込む事態を回避できる。

更に、本実施形態では、通常モードの発振定常状態において、コンパレータ５０の出力が、同期検波用のクロックとして出力される。こうすることで、振動子１２に励振される駆動振動及び測定すべき物理量に基づいて振動子１２から出力される検出信号を同期検波した出力信号を用いて物理量を測定するのに際して、回路規模を増大させることなく、同期検波処理と発振起動の高速化とを実現させることができる。

なお、コンパレータ５０のゲインをできる限り大きくすることが好ましい。こうすることで、発振起動過程において形成される発振ループ内のループゲインを大きくでき、発振起動時間を短縮できるようになる。また、発振定常状態において出力される同期検波用クロックのクロック精度を向上できるようになる。

また、ＧＣＡ２０を構成するオペアンプの極性（反転、非反転）と、コンパレータ５０を構成するオペアンプの極性とを同一にすることが好ましい。こうすることで、第１及び第２のスイッチ素子ＳＷ１、ＳＷ２により発振ループを切り替えたとしても、極性を反転させる回路を付加する必要が無くなり、回路規模の増大を抑えることができる。

１．３ 具体的な構成例
図４に、図１の発振駆動回路１０の構成例の回路図を示す。

図４において、図１と同一部分には同一符号を付し、適宜説明を省略する。

電流電圧変換器３０は、オペアンプＯＰ１、帰還キャパシタＣ１及び帰還抵抗Ｒ１を含む。オペアンプＯＰ１の非反転入力端子（＋）には、所与の基準電圧ＶＲ０が供給され、反転入力端子（−）には第１の接続端子ＴＭ１が電気的に接続される。

全波整流器４２は、オペアンプＯＰ２、ＯＰ３、抵抗Ｒ２、Ｒ３を含む。オペアンプＯＰ２、抵抗Ｒ２、Ｒ３は、反転回路として機能する。またオペアンプＯＰ３は、電流電圧変換器３０の出力電圧と基準電圧ＶＲ０とを比較するコンパレータとして機能する。全波整流器４２は、オペアンプＯＰ２の出力側に設けられるスイッチ素子と、全波整流器４２の入力と出力とをバイパスするスイッチ素子とを含む。両スイッチ素子は、オペアンプＯＰ３の出力信号に基づいて排他的にオンオフ制御される。スリープ制御信号ＳＬＥＥＰがＨレベルのとき、オペアンプＯＰ２、ＯＰ３の各オペアンプの動作電流を停止又は制限することにより、各オペアンプの動作が停止される。一方、スリープ制御信号ＳＬＥＥＰがＬレベルのとき、オペアンプＯＰ２、ＯＰ３の各オペアンプの動作電流を発生させることにより、各オペアンプを動作させる。

発振検出器４４は、ローパスフィルタ（Low Pass Filter：以下、ＬＰＦ）と、オペアンプＯＰ４を含む。ＬＰＦは、抵抗Ｒ４、キャパシタＣ２を含む。抵抗Ｒ４は、ＬＰＦの入力と出力との間に直列に挿入される。キャパシタＣ２の一端は、ＬＰＦの出力ノードに電気的に接続される。キャパシタＣ２の他端には、基準電圧ＶＲ１が供給される。このＬＰＦのカットオフ周波数は１／（２π×Ｃ２×Ｒ４）である。オペアンプＯＰ４の反転入力端子に、ＬＰＦの出力ノードが接続される。オペアンプＯＰ４の出力と非反転入力端子との間に、抵抗Ｒ５が帰還抵抗として挿入される。オペアンプＯＰ４の非反転入力端子には、抵抗Ｒ６を介して基準電圧ＶＲ１が供給される。オペアンプＯＰ４の出力信号が、スイッチ制御信号ＳＷＣＴＬ＃として出力される。スリープ制御信号ＳＬＥＥＰがＨレベルのとき、オペアンプＯＰ４の動作電流を停止又は制限することにより、オペアンプＯＰ４の動作が停止される。スリープ制御信号ＳＬＥＥＰがＬレベルのとき、オペアンプＯＰ４の動作電流を発生させることにより、オペアンプＯＰ４を動作させる。

積分器４６は、オペアンプＯＰ５、抵抗Ｒ７、Ｒ８、キャパシタＣ３を含む。キャパシタＣ３は、オペアンプＯＰ５の帰還キャパシタとして接続される。抵抗Ｒ８は、オペアンプＯＰ５の帰還抵抗として挿入される。抵抗Ｒ７は、オペアンプＯＰ５の反転入力端子と全波整流器４２の出力ノードとの間に挿入される。積分器４６では、抵抗Ｒ７、Ｒ８により入力電圧オフセットや入力電流オフセットの影響を低減し、ゲイン調整が行われる。オペアンプＯＰ５の非反転入力端子には、基準電圧ＶＲ２が供給されている。積分器４６のキャパシタＣ３、抵抗Ｒ８によりＬＰＦの機能を備え、カットオフ周波数は１／（２π×Ｃ３×Ｒ８）である。オペアンプＯＰ５の出力信号が、制御信号ＶＣＴＬとしてＧＣＡ２０に供給される。スリープ制御信号ＳＬＥＥＰがＨレベルのとき、オペアンプＯＰ５の動作電流を停止又は制限することにより、オペアンプＯＰ５の動作が停止される。スリープ制御信号ＳＬＥＥＰがＬレベルのとき、オペアンプＯＰ５の動作電流を発生させることにより、オペアンプＯＰ５を動作させる。

ここで、発振起動過程において振動子１２に流れる電流をＩｄ、発振定常状態において振動子１２に流れる電流をＩｄ´とする。電流電圧変換器３０によって平滑化されることを考慮すると、基準電圧ＶＲ２は、次式のように表すことができる。

ＶＲ２＝（Ｉｄ×Ｒ１×２／π）＋ＶＲ０ ・・・（１）

ここで、Ｒ１は、電流電圧変換器３０の帰還抵抗の抵抗値を意味する。同様に、基準電圧ＶＲ１は、次式のように表すことができる。

ＶＲ１＝（Ｉｄ´×Ｒ１×２／π）＋ＶＲ０ ・・・（２）

Ｉｄ´＜Ｉｄであるため、ＶＲ２＞ＶＲ１である。また、基準電圧ＶＲ０との関係で、以下の関係を有することが好ましい。

ＶＲ０＜ＶＲ１＜ＶＲ２ ・・・（３）

また、スリープ制御信号ＳＬＥＥＰがＨレベルのとき、ＧＣＡ２０の動作電流を停止又は制限することにより、ＧＣＡ２０の動作が停止される。スリープ制御信号ＳＬＥＥＰがＬレベルのとき、ＧＣＡ２０の動作電流を発生させることにより、ＧＣＡ２０を動作させる。

ＨＰＦ６０は、電流電圧変換器３０の出力とＧＣＡ２０の入力又はコンパレータ５０の入力との間に挿入されたキャパシタ（容量素子）ＣＨと、一端に基準電位変動回路７０からの基準電位ＶＢＨが供給され、他端にＧＣＡ２０の入力又はコンパレータ５０の入力が接続される抵抗（抵抗素子）ＲＨとを含む１次のＨＰＦである。

ところで、本実施形態では、電流電圧変換器３０の出力が全波整流器４２に供給されるように、ＨＰＦ６０が、電流電圧変換器３０の出力とＧＣＡ２０の入力又はコンパレータ５０の入力との間に挿入される。こうすることで、ＡＧＣ回路４０（全波整流器４２、発振検出器４４及び積分器４６）に、ＨＰＦ６０の基準電位を変動させた影響を及ぼさずに済ませることができる。

その理由は、以下のように考えることができる。基準電位変動回路７０を基準に考えると、電流電圧変換器３０が有するオペアンプＯＰ１の出力インピーダンスは非常に小さいことを考慮すると、発振ループ内の電流電圧変換器３０及びＧＣＡ２０（又はコンパレータ５０）は、抵抗ＲＨ及びキャパシタＣＨを介して図５のように接続される。

図５において、ＩＶＯは、電流電圧変換器３０の出力ノードに該当する。上述のとおり、電流電圧変換器３０の出力インピーダンスは極めて小さい。よって、ＩＶＯ（電流電圧変換器３０の出力ノード）は、グランドＧＮＤに接続されているとみなすことができる。よって、ハイパスフィルタ（ＨＰＦ）６０の基準電位を揺らすことによって生じる電圧変動は、すべて電流電圧変換器３０側で吸収される。よって、発振ループに接続されている全波整流器４２（図１参照）に悪影響をほとんど与えずに済む。

また、ハイパスフィルタ（ＨＰＦ）６０は、見方を変えれば、基準電位変動回路７０からの信号を平滑するローパスフィルタ（ＬＰＦ）として機能する。すなわち、図５から明らかなように、ＧＣＡ２０又はコンパレータ５０は、抵抗ＲＨ及びキャパシタＣＨからなるローパスフィルタ（ＬＰＦ）を介して基準電位変動回路７０に接続される。よって、基準電位変動回路７０によって基準電位がパルス状に変動したとしても、その変動の波形はローパスフィルタ（ＬＰＦ）を通過することによって鈍る。すなわち、パルスに含まれる低い周波数成分のみが伝達される。このため、ＧＣＡ２０及びコンパレータ５０では、その入力が低い周波数で変動し、その変動の振幅が、ＧＣＡ２０及びコンパレータ５０のいずれか一方の入力オフセット電圧をわずかに超えていれば、ＧＣＡ２０及びコンパレータ５０の出力信号のレベルは変化し、発振が確実に開始される。変動による波形は急峻なパルス状の波形ではなく、また、その変動の振幅は、入力オフセット電圧を超える最小限度の振幅でよい。よって、その変動は、正規の発振に悪影響を及ぼさない。

ここで、仮に、例えば電流電圧変換器３０の入力側において、発振ループ内の信号に所与の信号（すなわち、ＨＰＦ６０の基準電位を揺らすことに起因する電位変動）を与えた場合を想定する。この場合は、その電位変動が、全波整流器４２、発振検出器４４及び積分器４６のすべての動作に影響を与えてしまい、安定的な発振を生じさせる観点から好ましくない。

以上のように、本実施形態によれば、ＡＧＣ回路４０に、ＨＰＦ６０の基準電位を変動させた影響を及ぼさずに済ませることができる。そのため、本実施形態によれば、ＨＰＦ６０の基準電位を変動させたことに起因するＡＧＣ回路４０の誤動作の発生を回避できるようになる。

以下では、各部の詳細な構成例について説明する。

１．３．１ ＧＣＡ
図６（Ａ）、図６（Ｂ）に、図４のＧＣＡ２０の構成例の回路図を示す。

図６（Ａ）は、ＧＣＡ２０を、Ｐ型差動増幅器を用いて構成した場合の構成例を示し、図６（Ｂ）は、ＧＣＡ２０を、Ｎ型差動増幅器を用いて構成した場合の構成例を示す。図６（Ａ）、図６（Ｂ）において、スリープ制御信号ＳＬＥＥＰ＃は、スリープ制御信号ＳＬＥＥＰの反転信号である。

図６（Ａ）では、電流源で発生した電流Ｉ０が、２つのカレントミラー回路によってＰ型差動増幅器の動作電流Ｉ０´として供給されている。Ｐ型差動増幅器のＰ型差動トランジスタ対の一方のゲートには、入力信号ＩＮとして電流電圧変換器３０の出力ノードの電圧が供給される。Ｐ型差動増幅器のＰ型差動トランジスタ対の他方のゲートには、基準電圧ＶＲ０が供給される。Ｐ型差動増幅器の出力電圧は、出力バッファに供給される。出力バッファの出力信号は、第１のスイッチ素子ＳＷ１の一端に供給される。

ここで、上記の２つのカレントミラー回路及びＰ型差動増幅器は、高電位側電源電圧が電圧ＶＤＤであり、低電位側電源電圧が電圧ＡＧＮＤである。一方、出力バッファは、Ｐ型出力トランジスタ及びＮ型出力トランジスタにより構成されるインバータ回路である。この出力バッファのＮ型トランジスタのソースには電圧ＡＧＮＤが供給され、Ｐ型トランジスタのソースに、ＡＧＣ回路４０からの制御信号ＶＣＴＬが供給される。従って、制御信号ＶＣＴＬを変化させることで、出力バッファの出力電圧を変化させることができる。

また図６（Ｂ）では、電流源で発生した電流Ｉ１が、２つのカレントミラー回路によってＮ型差動増幅器の動作電流Ｉ１´として供給されている。Ｎ型差動増幅器のＮ型差動トランジスタ対の一方のゲートには、入力信号ＩＮとして電流電圧変換器３０の出力ノードの電圧が供給される。Ｎ型差動増幅器のＮ型差動トランジスタ対の他方のゲートには、基準電圧ＶＲ０が供給される。Ｎ型差動増幅器の出力電圧は、出力バッファに供給される。出力バッファの出力信号は、第１のスイッチ素子ＳＷ１の一端に供給される。

ここで、上記の２つのカレントミラー回路及びＮ型差動増幅器は、高電位側電源電圧が電圧ＶＤＤであり、低電位側電源電圧が電圧ＡＧＮＤである。一方、出力バッファは、Ｐ型出力トランジスタ及びＮ型出力トランジスタにより構成されるインバータ回路である。この出力バッファのＮ型トランジスタのソースには電圧ＡＧＮＤが供給され、Ｐ型トランジスタのソースに、ＡＧＣ回路４０からの制御信号ＶＣＴＬが供給される。従って、制御信号ＶＣＴＬを変化させることで、出力バッファの出力電圧を変化させることができる。

図６（Ａ）、図６（Ｂ）において出力バッファのＰ型出力トランジスタの基板電位として制御信号ＶＣＴＬを与えることで基板バイアス効果を防止することができる。

また、図６（Ａ）、図６（Ｂ）には、電流源と直列に電流制御用トランジスタが設けられている。図６（Ａ）では、電流源トランジスタがＰ型トランジスタにより構成され、該トランジスタのゲートにスリープ制御信号ＳＬＥＥＰが供給される。また、図６（Ｂ）では、電流源トランジスタがＮ型トランジスタにより構成され、該トランジスタのゲートにスリープ制御信号ＳＬＥＥＰ＃が供給される。図６（Ａ）、図６（Ｂ）の構成では、スリープ制御信号ＳＬＥＥＰがＨレベルになったとき、電流制御トランジスタのソース・ドレイン間が電気的に遮断され、電流源の電流がカレントミラー回路に供給されない。従って、スリープ制御信号ＳＬＥＥＰに基づいて、ＧＣＡ２０の動作をディセーブル状態に設定する（停止させる）ことができる。

１．３．２ コンパレータ
次に、コンパレータ５０の構成（特にコンパレータ５０の電流制限機能を実現する構成）について説明する。コンパレータ５０には、高電位側電源として電源電圧ＶＤＤが供給され、低電位側電源としてアナログ電源電圧ＡＧＮＤが供給される。このとき、コンパレータ５０の電流制限機能は、高電位側電源及び低電位側電源の少なくとも１つへの電流経路の電流を制限する機能である。

図７に、図４のコンパレータ５０の構成例の回路図を示す。

図７では、電流源で発生した電流Ｉ２が、２つのカレントミラー回路によってＰ型差動増幅器の動作電流として供給されると共に、Ｐ型の出力駆動トランジスタのドレイン電流Ｉ２´として供給される。Ｐ型差動増幅器のＰ型差動トランジスタ対の一方のゲートには、入力信号ＩＮとして電流電圧変換器３０の出力ノードの電圧が供給される。Ｐ型差動増幅器のＰ型差動トランジスタ対の他方のゲートには、基準電圧ＶＲ０が供給される。Ｐ型差動増幅器の出力電圧は、Ｎ型の出力駆動トランジスタのゲート電圧として供給される。

Ｐ型の出力駆動トランジスタとＮ型の出力駆動トランジスタとが、電源電圧ＶＤＤとアナログ電源電圧ＡＧＮＤとの間に直列に接続され、その接続ノード（Ｐ型の出力駆動トランジスタのドレイン）の電圧が出力電圧として第２のスイッチ素子ＳＷ２の一端に供給される。

このような構成により、図７のコンパレータ５０では、電流Ｉ２´により出力電圧ＯＵＴの高電位側の電流駆動能力が制限される。例えば図６（Ａ）、図６（Ｂ）に示す出力バッファを構成するＰ型出力トランジスタ及びＮ型出力トランジスタのゲートに同じ信号が供給される構成と比較すると、図７では高電位側の電流駆動能力が制限されることがわかる。

なお、コンパレータ５０の構成は、図７に示す構成に限定されるものではない。

図８に、図４のコンパレータ５０の他の構成例の回路図を示す。

図８では、電流源で発生した電流Ｉ３が、２つのカレントミラー回路によってＮ型差動増幅器の動作電流として供給されると共に、Ｎ型の出力駆動トランジスタのドレイン電流Ｉ３´として供給される。Ｎ型差動増幅器のＮ型差動トランジスタ対の一方のゲートには、入力信号ＩＮとして電流電圧変換器３０の出力ノードの電圧が供給される。Ｎ型差動増幅器のＮ型差動トランジスタ対の他方のゲートには、基準電圧ＶＲ０が供給される。Ｎ型差動増幅器の出力電圧は、Ｐ型の出力駆動トランジスタのゲート電圧として供給される。

Ｐ型の出力駆動トランジスタとＮ型の出力駆動トランジスタとが、電源電圧ＶＤＤとアナログ電源電圧ＡＧＮＤとの間に直列に接続され、その接続ノード（Ｎ型の出力駆動トランジスタのドレイン）の電圧が出力電圧として第２のスイッチ素子ＳＷ２の一端に供給される。

このような構成により、図８のコンパレータ５０では、電流Ｉ３´により出力電圧ＯＵＴの高電位側の電流駆動能力が制限される。例えば図６（Ａ）、図６（Ｂ）に示す出力バッファを構成するＰ型出力トランジスタ及びＮ型出力トランジスタのゲートに同じ信号が供給される構成と比較すると、図８では高電位側の電流駆動能力が制限されることがわかる。

図７及び図８では、高電位側電源及び低電位側電源のいずれか一方への電流経路の電流を制限していたが、高電位側電源及び低電位側電源の両方への電流経路の電流を制限するようにしてもよい。

図９に、図４のコンパレータ５０の更に別の構成例の回路図を示す。

図９において、コンパレータ５０は、オペアンプＯＰ１０と、アナログ制御ロジック部１２０と、出力回路部１２２とを含むことができる。オペアンプＯＰ１０は、コンパレータとして機能し、電流電圧変換器３０の出力信号を入力信号とし、基準電圧ＶＲ０とを比較した比較結果信号ＣＲＥＳを出力する。アナログ制御ロジック部１２０は、オペアンプＯＰ１０によって生成された比較結果信号ＣＲＥＳに基づいて、出力回路部１２２を制御する制御信号Ｓ、ＸＳ、ＸＨ、Ｈを生成する。出力回路部１２２は、アナログ制御ロジック部１２０からの制御信号Ｓ、ＸＳ、ＸＨ、Ｈに基づいて、高電位側電源からの電流又は低電位側電源への電流を制限しながら、出力信号を生成する。

図１０（Ａ）に、図９のアナログ制御ロジック部１２０の構成例の回路図を示す。図１０（Ｂ）に、図１０（Ａ）のアナログ制御ロジック部１２０の動作例のタイミング図を示す。

アナログ制御ロジック部１２０は、比較結果信号ＣＲＥＳに基づいて、互いの変化タイミングが同一とならないように制御信号Ｓ、Ｈを生成する。制御信号ＸＳは、制御信号Ｓの反転信号である。制御信号ＸＨは、制御信号Ｈの反転信号である。図１０（Ａ）では、比較結果信号ＣＲＥＳとその反転信号が、それぞれ２入力１出力ＮＯＲ回路の一方の入力信号となる。第１のＮＯＲ回路の他方の入力信号は、第２のＮＯＲ回路の出力信号を遅延させた信号であり、第２のＮＯＲ回路の他方の入力信号は、第１のＮＯＲ回路の出力信号を遅延させた信号である。このように構成することで、制御信号Ｓの立ち下がりに起因して制御信号Ｈが立ち上がるようにすると共に、制御信号Ｈの立ち下がりに起因して制御信号Ｓが立ち上がるようにしている。

この結果、制御信号Ｓ、Ｈは、それぞれＨレベルとなる期間が非重複となるように生成される。同様に制御信号ＸＳ、ＸＨは、それぞれＬレベルとなる期間が非重複となるように生成される。

図１１に、図９の出力回路部１２２の構成例を示す。

出力回路部１２２は、第１及び第２のトランスファゲートと、一端に電源電圧ＶＤＤが供給され他端に第１のトランスファゲートが接続される第１の電流源と、一端に第２のトランスファゲートが接続され他端にアナログ電源電圧ＡＧＮＤが供給される第２の電流源とを含む。第１の電流源は、電流Ｉ４を発生する。第２の電流源は、電流Ｉ５を発生する。第１及び第２のトランスファゲートは直列に接続され、その接続ノードの電圧がコンパレータ５０の出力電圧ＯＵＴとして出力される。

第１の電流源に接続されるトランスファゲートを構成するＰ型トランジスタのゲートに制御信号ＸＳ、Ｎ型トランジスタのゲートに制御信号Ｓが供給される。第２の電流源に接続されるトランスファゲートを構成するＰ型トランジスタのゲートに制御信号ＸＨ、Ｎ型トランジスタのゲートに制御信号Ｈが供給される。

このような構成により、第１及び第２のトランスファゲートが同時にオンとならないように制御される。そして、第１のトランスファゲートがオンのときには第２のトランスファゲートがオフとなり、出力電圧ＯＵＴは、第１の電流源の電流Ｉ４で電流制限された状態で変化する。同様に、第２のトランスファゲートがオンのときには第１のトランスファゲートがオフとなり、出力電圧ＯＵＴは、第２の電流源の電流Ｉ５で電流制限された状態で変化する。

１．３．３ 基準電位変動回路、パルス発生回路
次に、図４の基準電位変動回路７０及びパルス発生回路８０の構成例について説明する。

図１２に、図４の基準電位変動回路７０の構成例を示す。

図１２では、ＨＰＦ６０との接続関係が明確になるように、ＨＰＦ６０と基準電位変動回路７０の構成例を示している。

基準電位変動回路７０では、発振駆動回路１０の内部又は外部で生成された電圧ＶＲ０、ＶＲ３、ＶＲ４が供給される。ここで、図１３に示すように、電圧ＶＲ０は、発振定常状態におけるＨＰＦ６０の基準電位となる電圧である。電圧ＶＲ４は、ＨＰＦ６０の基準電位を変動させるときの高電位側の電圧である。電圧ＶＲ３は、ＨＰＦ６０の基準電位を変動させるときの低電位側の電圧である。即ち、ＶＲ３＜ＶＲ０＜ＶＲ４であり、発振定常状態におけるＨＰＦ６０の基準電位をＶ０とした場合、基準電位ＶＨを変化させる期間では、基準電位ＶＢＨが、電圧Ｖ０より高電位の電圧Ｖ４と該電圧Ｖ０より低電位の電圧Ｖ３とを交互に切り替えた電位である。これにより、発振起動課程から発振定常状態に移行する際に、ＨＰＦ６０の基準電位がどのような変動過程にあっても速やかに電圧ＶＲ０で安定化させることができるようになる。

基準電位変動回路７０によるＨＰＦ６０の基準電位の変動振幅は、電圧ＶＲ４と電圧ＶＲ３との間の電圧で決まる。上述のようにＧＣＡ２０又はコンパレータ５０の入力オフセット電圧に起因してＧＣＡ２０又はコンパレータ５０の出力レベルが変化しないことがある。そのため、発振起動を確実に高速化するために、ＧＣＡ２０、コンパレータ５０の出力を確実に変化させる必要がある。そのため、基準電位変動回路７０によるＨＰＦ６０の基準電位の変動振幅は、ＧＣＡ２０又はコンパレータ５０の入力オフセット電圧の振幅（或いはＧＣＡ２０の入力オフセット電圧及びコンパレータ５０の入力オフセット電圧のうち少なくとも１つの電圧の振幅）より大きいことが望ましい。

より具体的には、基準電位変動回路７０が出力する基準電位ＶＢＨは、図５に示すような構成のＬＰＦを介してＧＣＡ２０又はコンパレータ５０に供給される。キャパシタＣＨの容量値をＣ、抵抗ＲＨの抵抗値をＲとすると、図５のＬＰＦの伝達関数は次式で表される。

Ｖｏｕｔ／Ｖｉｎ＝１／（１＋ｊ×ω×Ｃ×Ｒ） ・・・（４）

（４）式において、ｊは複素平面上の虚軸を示し、ωは各周波数である。またＶｉｎが（Ｖ４−Ｖ３）であり、Ｖｉｎ＝ΔＶとすると、ＶｏｕｔがＧＣＡ２０又はコンパレータ５０の入力オフセット電圧Ｖｘより大きければよい。従って、Ｖｘと（４）式との関係は、次式で表される。

Ｖｘ＜Ｖｏｕｔ＝ΔＶ／（（１＋（ω×Ｃ×Ｒ）^２）^１／２ ・・・（５）

即ち、ＧＣＡ２０の入力オフセット電圧又はコンパレータ５０の入力オフセット電圧であるＶｘが、ΔＶ／（（１＋（ω×Ｃ×Ｒ）^２）^１／２より小さいことが望ましい。こうすることで、ＧＣＡ２０の入力オフセット電圧又はコンパレータ５０の入力オフセット電圧にかかわらず、ＧＣＡ２０又はコンパレータ５０の出力を変化させることができるので、発振起動の高速化を確実に実現できるようになる。

このような電圧ＶＲ０、ＶＲ３、ＶＲ４は、電源電圧ＶＤＤやその他の電圧から抵抗分割により生成された電圧とすることができる。こうすることで、電圧ＶＲ０、ＶＲ３、ＶＲ４の少なくとも１つを容易に変更でき、製造ばらつきや発振環境の変化を吸収してより一層確実な発振を実現できる。

発振起動課程において、例えば図１３のような基準電位ＶＢＨを発生させる基準電位変動回路７０は、セレクタ７２、７４を含むことができる。セレクタ７２は、パルス発生回路８０からの切替パルスＰＳＷに基づいて、電圧ＶＲ３、ＶＲ４のいずれか１つを選択出力する。セレクタ７４は、スイッチ制御信号ＳＷＣＴＬに基づいて、電圧ＶＲ０又はセレクタ７２の選択出力を、基準電位ＶＢＨとして出力する。

図１４に、図４のパルス発生回路８０の構成例のブロック図を示す。

パルス発生回路８０は、パワーオンリセット回路４００、切替パルス発生回路４１０、スイッチ制御回路４２０を含む。

パワーオンリセット回路４００は、図１５に示すようなパワーオンリセット信号ＰＯＲを生成する。即ち、パワーオンリセット回路４００は、電源投入直後から電源電圧の高電位側が電圧ＶＤＤに達するまでの過程において、該電源電圧が所与の閾値レベルに達したときにアクティブとなるようにパワーオンリセット信号ＰＯＲを生成する。このようなパワーオンリセット回路４００の構成としては、公知の回路を採用できる。

切替パルス発生回路４１０は、所定の期間内に、パワーオンリセット回路４００からのパワーオンリセット信号ＰＯＲとスリープ制御信号ＳＬＥＥＰとに基づいて１又は複数のパルスを有するパルス信号ＰＬＳＡを生成する。このとき、切替パルス発生回路４１０は、上記の期間だけＨレベルとなるディレイ信号ＤＬＹを出力できる。

図１６（Ａ）〜図１６（Ｄ）に、図１４の切替パルス発生回路４１０の説明図を示す。図１６（Ａ）は、図１４の切替パルス発生回路４１０の構成例のブロック図である。図１６（Ｂ）は、図１６（Ａ）のディレイユニットの構成例の回路図とタイミング図である。図１６（Ｃ）は、図１６（Ｂ）のディレイユニットのタイミングの一例である。図１６（Ｄ）は、図１６（Ａ）の切替パルス発生回路４１０の動作例のタイミング図である。

図１６（Ａ）に示すように、切替パルス発生回路４１０は、複数のディレイユニットを有する。各ディレイユニットは、入力信号に基づいて１つのパルスを発生させる。初段のディレイユニットには、パワーオンリセット信号ＰＯＲとスリープ制御信号ＳＬＥＥＰとの否定論理和演算結果の信号が入力される。最終段のディレイユニットの出力が、ディレイ信号ＤＬＹとして出力される。各ディレイユニットにおいて生成されたパルス同士は論理和演算されて、パルス信号ＰＬＳＡとして出力される。

図１６（Ｂ）、図１６（Ｃ）に示すように、ディレイユニットは、入力信号ＩＮをインバータ列で遅延させて、次段のディレイユニットの入力となる出力信号ＯＵＴを生成する。各ディレイユニットが出力するパルス信号ＰＬＳは、インバータ列のうち初段のインバータ回路の入力と出力とにより生成され、例えば入力信号ＩＮの立ち下がりエッジ検出パルスとして出力される。このような各ディレイユニットのパルス信号ＰＬＳ同士を論理和演算することで、パルス信号ＰＬＳＡが生成される。出力信号ＯＵＴは、入力信号ＩＮの立ち下がりエッジを基準に、インバータ列による遅延時間だけ遅れて立ち下がる。

図１６（Ｂ）、図１６（Ｃ）に示すようなディレイユニットの論理和演算をすることで、図１６（Ｄ）に示すようにパワーオンリセット信号ＰＯＲの立ち下がりエッジを基準に開始される所定期間内に、ディレイユニット数のパルスを有するパルス信号ＰＬＳＡが生成される。

図１４に戻って説明を続ける。図１４のスイッチ制御回路４２０には、スリープ制御信号ＳＬＥＥＰ、発振検出器４４からのスイッチ制御信号ＳＷＣＴＬ＃（又はスイッチ制御信号ＳＷＣＴＬ）、パワーオンリセット回路４００からのパワーオンリセット信号ＰＯＲ、切替パルス発生回路４１０からのディレイ信号ＤＬＹ及びパルス信号ＰＬＳＡが入力される。スイッチ制御回路４２０は、スイッチ制御信号ＳＷＣＴＬ、パワーオンリセット信号ＰＯＲ、ディレイ信号ＤＬＹ及びパルス信号ＰＬＳＡに基づいて、所定期間内に１又は複数のパルスを有する切替パルスＰＳＷを生成する。また、スイッチ制御回路４２０は、スリープ制御信号ＳＬＥＥＰに基づいて、切替パルスＰＳＷの論理レベルを固定できるようになっている。

図１７（Ａ）に、図１４のスイッチ制御回路４２０の構成例の回路図を示す。図１７（Ｂ）に、図１７（Ａ）のスイッチ制御回路４２０の動作例のタイミング図を示す。

スイッチ制御回路４２０は、ＲＳフリップフロップ４２２と、該ＲＳフリップフロップ４２２の出力信号に基づいて選択制御されるセレクタ４２４とを含む。ＲＳフリップフロップ４２２のセット入力としてパワーオンリセット信号ＰＯＲとスリープ制御信号ＳＬＥＥＰとの否定論理和演算結果の信号が入力され、ＲＳフリップフロップ４２２のリセット入力としてディレイ信号ＤＬＹが入力される。セレクタ４２４には、発振検出器４４からのスイッチ制御信号ＳＷＣＴＬ（スイッチ制御信号ＳＷＣＴＬ＃）と切替パルス発生回路４１０からのパルス信号ＰＬＳＡとが入力され、ＲＳフリップフロップ４２２の出力信号によりスイッチ制御信号ＳＷＣＴＬ又はパルス信号ＰＬＳＡが選択出力される。セレクタ４２４の出力信号が、切替パルスＰＳＷとして出力される。スリープ制御信号ＳＬＥＥＰがＨレベルのとき、Ｈレベルの切替パルスＰＳＷが出力される。スリープ制御信号ＳＬＥＥＰがＬレベルのとき、セレクタ４２４の出力信号が切替パルスＰＳＷとして出力される。

従って、パワーオンリセット信号ＰＯＲが立ち下がると、ＲＳフリップフロップ４２２の出力信号がセットされて、セレクタ４２４はパルス信号ＰＬＳＡを選択出力する。スリープ制御信号ＳＬＥＥＰがＬレベルとすると、切替パルスＰＳＷとしてパルス信号ＰＬＳＡが出力される。やがて、ディレイ信号ＤＬＹが立ち下がると、ＲＳフリップフロップ４２２の出力信号がリセットされて、セレクタ４２４はスイッチ制御信号ＳＷＣＴＬを選択出力する。このときも、スリープ制御信号ＳＬＥＥＰがＬレベルとすると、切替パルスＰＳＷとしてスイッチ制御信号ＳＷＣＴＬが出力される。

以上のような構成により、パルス発生回路８０は、パワーオンリセット信号ＰＯＲの立ち下がりエッジ（変化タイミング）を基準に、発振ループ内の信号が所定の閾値レベルを超えたことを示すスイッチ制御信号ＳＷＣＴＬの立ち下がりエッジ（変化タイミング）までの期間に、１又は複数のパルスを有する切替パルスＰＳＷ（所与の周波数の信号）を出力することができる。

なお、本実施形態のように開始タイミングを明確にすることで、ユーザの使い勝手を向上させることが可能となる。更に、例えば開始タイミングを基準に所与の基準クロックをカウントすることで所定期間の長さを定めることができるので、例えば発振振幅を検出する発振検出器４４を省略でき、回路規模を縮小させることもできるようになる。

図１４〜図１７（Ａ）、図１７（Ｂ）では、ディレイユニット数のパルスを固定的に発生させるものとして説明したが、本発明はこれに限定されるものではない。パワーオンリセット信号ＰＯＲの変化タイミングを基準に、発振回路の出力のクロック数をカウントし、所定のカウント値になるまでの期間に、発振回路の出力を切替パルスＰＳＷとして出力させるようにしてもよい。この場合、パルス発生回路８０が切替パルスＰＳＷを出力する所定期間の終了タイミングが、該所定期間の開始タイミングを基準に所定のカウント数をカウントしたことが検出されたタイミングとなる。

１．４ 変形例
図１２では、基準電位変動回路７０が、発振起動時に、電圧ＶＲ０を中心に、高電位側の電圧ＶＲ４と低電位側の電圧ＶＲ３とに変動する基準電位ＶＢＨを生成するものとして説明したが、本発明は、これに限定されるものではない。

図１８（Ａ）、図１８（Ｂ）に、本実施形態の変形例における基準電位変動回路の構成例を示す。

ＧＣＡ２０又はコンパレータ５０の製造ばらつき等に起因して入力オフセット電圧の偏り等について予めその挙動が判明している場合には、基準電位変動回路７０が、発振起動時に、電圧ＶＲ０と電圧ＶＲ４とを交互に切り替えた基準電位ＶＢＨを生成してもよいし、電圧ＶＲ３と電圧ＶＲ０とを交互に切り替えた基準電位ＶＢＨを生成してもよい。

図１８（Ａ）は、基準電位変動回路７０が、発振起動時に、電圧ＶＲ０と電圧ＶＲ４とを交互に切り替えた基準電位ＶＢＨを生成する例を示している。この場合、パルス発生回路８０からの切替パルスＰＳＷがスイッチ制御信号ＳＷＣＴＬによりマスクされた選択制御信号に基づいて、基準電位変動回路７０が、電圧ＶＲ４又は電圧ＶＲ０を基準電位ＶＢＨとして出力する。

図１８（Ｂ）は、基準電位変動回路７０が、発振起動時に、電圧ＶＲ３と電圧ＶＲ０とを交互に切り替えた基準電位ＶＢＨを生成する例を示している。この場合、パルス発生回路８０からの切替パルスＰＳＷがスイッチ制御信号ＳＷＣＴＬによりマスクされた選択制御信号に基づいて、基準電位変動回路７０が、電圧ＶＲ３又は電圧ＶＲ０を基準電位ＶＢＨとして出力する。

１．５ 発振起動時および安定発振時の発振条件
図１に示される発振駆動回路（駆動装置）１０は、発振ループによって物理量トランスデューサ１２を駆動する。本実施形態の発振駆動回路１０では、高速な起動を可能とするため、発振起動時においてループゲインを１より大きく設定する。すなわち、発振起動時における発振条件は、ループゲイン＞１、かつ、ループ内の位相＝３６０度・ｎ（ｎは整数）を満足することである。安定発振時の発振条件は、ループゲイン＝１、かつ、ループ内の位相＝３６０度・ｎ（ｎは整数）を満足することである。

１．６ 発振駆動回路の電源電圧について
図１の発振駆動回路１０は、ＶＤＤ（高電位電源電圧）とＡＧＮＤ（低電位電源電圧）との間で動作する。ＡＧＮＤは例えば接地電位である。但し、接地電位の代わりに他の基準電位を用いることもあり得る。具体的には、振動子１２の種類に応じて、使用できる電源電位が異なる。

振動子１２が容量結合型のトランスデジューサ（内部等価回路において、信号経路に直流阻止コンデンサが介在する構成）である場合には、直流がカットされていることから、発振ループの直流レベル（バイアス点）は回路動作に関係なく、発振ループの駆動信号の電圧振幅を調整できればよいことになる。よって、例えば、低電位電源として、基本的には任意の電位を使用することができる。

振動子１２が可変抵抗型トランスデューサである場合、発振ループのバイアス電圧を所望レベルに設定する必要があることから、このために所望レベルの基準電圧を使用するのが一般的である。

また、電源方式としては、片電源方式（正電源のみを用いる方式）と、両電源方式（正および負の双方の電源を用いる方式）とがある。後者の方式は、特に精度を重視する場合に使用される。

本発明では、上述の電源の形態のいずれも採用が可能である。図１（以降の図でも同じ）では、振動子１２は、図２１（Ａ），図２１（Ｂ）に示す等価回路から明らかなように、容量結合型トランスデューサである。また、上述の説明では、片電源方式を採用し、発振駆動回路２００は、ＶＤＤ（例えば５Ｖ）とＧＮＤ（接地電位）間で動作するものとして説明している。

１．７ 矩形波駆動と正弦波駆動ならびに容量結合型の振動子について
図１の本実施形態の駆動装置では、矩形波駆動および正弦波駆動のいずれも採用することができる。

図２１（Ａ），図２１（Ｂ）は、矩形波駆動と正弦波駆動、ならびに容量結合型の振動子について説明するための回路図である。図２１（Ａ）は、矩形波駆動を実行する駆動装置の要部を示す。図示されるように、振動子１２は、矩形波の駆動信号（ＰＬ）によって駆動される。発振ループの利得制御は、駆動信号（ＰＬ）のハイレベル電圧またはローレベル電圧を調整することによって、簡単に行うことができる。

矩形波による駆動方式は駆動信号（ＰＬ）のばらつきが少ないという利点がある。また、駆動信号の電圧振幅の制御が容易であるため、回路構成を簡素化でき、回路規模を縮小できるという利点がある。

図２１（Ｂ）は、正弦波駆動を実行する駆動装置の要部を示す。図示されるように、振動子１２は、正弦波の駆動信号（ＰＱ）によって駆動される。ゲインコントロールアンプ（ＧＣＡ）に含まれる前段のアンプ２０ａにおける可変抵抗Ｒ１００の抵抗値を可変に制御することによって、発振ループのゲインを調整することができる。

また、図２１（Ａ），図２１（Ｂ）では、振動子１２として、容量結合型の振動子を用いている。但し、これに限定されるものではなく、可変抵抗型等の、種々の振動子を用いることができる。

容量結合型の振動子（容量性の振動子）は、内部等価回路において、信号経路に直流阻止コンデンサ（図２１のＣ１，Ｃ２）が介在するタイプの振動子である。容量結合型の振動子（容量性の振動子）の例としては、圧電素子があげられる。

容量結合型の振動子を用いると、発振ループの直流電位として任意の電位を使用できる。よって、回路構成上の自由度が向上するという利点がある。

（振動子の種類）
上述のとおり、本実施形態では、振動子１２として、容量結合型の振動子を用いている（但し、これに限定されるものではなく、可変抵抗型等の、種々の振動子を用いることができる）。

容量結合型の振動子（容量性の振動子）は、図２１（Ａ），図２１（Ｂ）に記載されるとおり、内部等価回路において、信号経路に直流阻止コンデンサが介在するタイプの振動子である。容量結合型の振動子（容量性の振動子）の例としては、圧電素子があげられる。

容量結合型の振動子を用いると、発振ループの直流電位として任意の電位を使用できる。よって、直流電位を気にすることなく回路を構成することができ、回路構成上の自由度が向上するという利点がある。

（第２の実施形態）
本実施形態では、本発明の駆動装置と、その駆動装置によって駆動される振動子と、を有するジャイロセンサについて説明する。

２． 振動型ジャイロセンサ
図１９に、本実施形態又はその変形例における発振駆動回路が適用された振動型ジャイロセンサの構成例のブロック図を示す。

図１９において、図１と同一部分には同一符号を付し、適宜説明を省略する。

振動型ジャイロセンサ（広義には物理量測定装置）１００は、発振回路２００と検出回路（広義には検出装置）３００とを含む。発振回路２００は、振動子１２と発振駆動回路１０とを含む。発振駆動回路１０は、振動子１２の駆動振動部１２ａを励振するためのものである。

通常モードにおける発振起動時には、発振駆動回路１０に対してコンパレータ５０の出力を雑音として入力する。この雑音は、振動子１２の駆動振動部１２ａを通過して周波数選択を受け、次いで駆動振動部１２ａを通過した信号の一部を取り出し、全波整流器４２に入力し、振幅に変換する。この振幅の信号を発振検出器４４に入力し、スイッチ制御信号ＳＷＣＴＬ＃を生成する。発振起動時には、振動子１２ａを通過して周波数選択を受けた信号の振幅が小さく、発振検出器４４は、図３（Ａ）に示すようなスイッチ制御信号ＳＷＣＴＬ＃を出力する。

通常モードにおける発振起動直後には、振動子１２ａを通過して周波数選択を受けた信号の振幅が大きくなり、スイッチ制御信号ＳＷＣＴＬがＨレベルとなる。これにより、振動子１２ａを通過して周波数選択を受けた信号は、ＧＣＡ２０により振幅制御されるように発振ループが切り替えられる。その後、駆動振動部１２ａにおいて雑音の大部分がカットされて全波整流器４２からの出力が比較的小さい場合には、ＧＣＡ２０における利得を大きくし、発振ループを一周する間のループゲインが１になるようにする。時間が経過すると、全波整流器４２からの出力が大きくなるので、ＧＣＡ２０における利得を小さくし、ループゲインが１になるようにする。

なお、スリープモードでは、通常モードにおける発振起動過程と同様に制御される。

駆動信号の発振状態が安定化すると、振動子１２の駆動検出部１２ｂ、１２ｃからの信号の検出を開始する。即ち、振動子の駆動検出部１２ｂ、１２ｃからの検出信号（交流）を交流増幅回路３１０の交流増幅器３１２Ａ、３１２Ｂを用いて増幅し、各増幅器３１２Ａ、３１２Ｂからの出力を加算器３１４によって加算する。

加算器３１４の出力は移相器３２０に通し、移相信号を得る。移相信号の位相は、発振駆動回路１０のコンパレータ５０の出力である同期検波用クロックの位相に対して、所定角度、例えば９０度ずれている。この移相信号と発振駆動回路１０からの同期検波用クロックとを同期検波器３３０に入力し、振動子１２からの出力信号を検波する。この結果、検波後の出力信号においては、不要な漏れ信号は消去されており、あるいは少なくとも低減されているはずである。このように検出回路３００において同期検波用クロックと検出信号との位相調整を行うことで、微少信号の検出処理中の位相変化に応じて位相調整を行うことができるので、その結果として、高精度な位相調整と回路規模増大の防止とを両立させることができる。

この検波後の出力信号をローパスフィルタ３４０に入力し、平滑化し、次いで０点調整器３５０に入力する。この０点調整器３５０の出力を、測定すべき物理量（例えば角速度）に対応した出力信号として外部に取り出す。

図１９の振動型ジャイロセンサ１００は、電子機器として例えばビデオカメラやデジタルカメラや、カーナビゲーションシステム、航空機やロボットに搭載されることが好ましい。

なお本発明は、本実施形態における振動子１２に限定されるものではない。振動子１２を構成する材質としては、エリンバー等の恒弾性合金、強誘電性単結晶（圧電性単結晶）を例示できる。こうした単結晶としては、水晶、ニオブ酸リチウム、タンタル酸リチウム、ニオブ酸リチウム−タンタル酸リチウム固溶体、ホウ酸リチウム、ランガサイトを例示できる。また、振動子１２は、パッケージ内に気密封止されることが好ましい。パッケージ内の雰囲気は、乾燥窒素又は真空とするのが、好ましい。

また本発明において測定されるべき物理量は、本実施形態のような角速度に限定されるものではない。振動子に駆動振動を励振し、駆動振動中の振動子に対する物理量の影響によって振動子の振動状態に変化が生じたときに、この振動状態の変化から検出回路を通して検出可能な物理量を対象とする。こうした物理量としては、振動子に印加される角速度の他に、加速度、角加速度が特に好ましい。また、検出装置としては慣性センサが好ましい。

本実施形態における発振駆動回路の構成例の回路ブロック図。 ＨＰＦの基準電位と切替パルスの説明図。 図３（Ａ）、図３（Ｂ）は、図１のスリープ制御信号、スイッチ制御信号の一例のタイミング図。 図１の発振駆動回路の回路例を示す図。 基準電位変動回路を基準にみた等価回路の例を示す図。 図６（Ａ）、図６（Ｂ）は、ＧＣＡの構成例の回路図。 図４のコンパレータの構成例の回路図。 図４のコンパレータの他の構成例の回路図。 図４のコンパレータの更に別の構成例の回路図。 図１０（Ａ）は図９のアナログ制御ロジック部の構成例の回路図。図１０（Ｂ）は図１０（Ａ）のアナログ制御ロジック部の動作例のタイミング図。 図９の出力回路部の構成例を示す図。 図１の基準電位変動回路の構成例の図。 切替パルスの説明図。 図１のパルス発生回路の構成例のブロック図。 図１４のパワーオンリセット回路の説明図。 図１６（Ａ）〜図１６（Ｄ）は、図１４の切替パルス発生回路の説明図。 図１７（Ａ）、図１７（Ｂ）は、図１４のスイッチ制御回路の説明図。 図１８（Ａ）、図１８（Ｂ）は、本実施形態の変形例の基準電位変動回路の構成例を示す図。 本実施形態における振動型ジャイロセンサの構成例のブロック図。 発振不良の原因の一例について説明するための図である。 図２１（Ａ）、図２１（Ｂ）は、矩形波駆動と正弦波駆動、ならびに容量結合型の振動子について説明するための回路図である。

符号の説明

１０ 発振駆動回路、 １２ 振動子、 １２ａ 駆動振動部、
１２ｂ、１２ｃ 駆動検出部、 １４ 励振手段、 ２０ ＧＣＡ、
３０ 電流電圧変換器、 ４０ ＡＧＣ回路、 ４２ 全波整流器、
４４ 発振検出器、 ４６ 積分器、 ５０ コンパレータ、 ６０ ＨＰＦ、
７０ 基準電位変動回路、 ７２、７４ セレクタ、 ８０ パルス発生回路、
９０ スリープモード設定レジスタ、 １００ 振動型ジャイロセンサ、
１２０ アナログ制御ロジック部、 １２２ 出力回路部、 ２００ 発振回路、
３００ 検出回路、 ３１０ 交流増幅回路、 ３１２Ａ、３１２Ｂ 交流増幅器、
３１４ 加算器、 ３２０ 移相器、 ３３０ 同期検波器、 ３４０ ＬＰＦ、
３５０ ０点調整器、 ４００ パワーオンリセット回路、
４１０ 切替パルス発生回路、 ４２０ スイッチ制御回路、 ＤＬＹ ディレイ信号、ＰＬＳＡ、ＰＬＳ パルス信号、 ＰＯＲ パワーオンリセット信号、
ＰＳＷ 切替パルス、 ＳＷ１〜ＳＷ３ 第１〜第３のスイッチ素子、
ＳＬＥＥＰ スリープ制御信号、 ＳＷＣＴＬ、ＳＷＣＴＬ＃ スイッチ制御信号、
ＶＢＨ 基準電位、 ＶＣＴＬ 制御信号

Claims (15)

1. 振動子と発振ループを形成し、該振動子に駆動振動を励振するための駆動装置であって、
   前記振動子に流れる電流を電圧に変換する電流電圧変換器と、
   所与の電圧値を基準に、前記電圧値に変換された信号に基づいて前記振動子に駆動振動を励振するコンパレータと、
   前記発振ループ内で前記電流電圧変換器と前記コンパレータとの間に設けられたハイパスフィルタとを含み、
   前記ハイパスフィルタの基準電位を変化させて前記振動子に駆動振動を励振した後に、前記基準電位を固定して前記振動子に駆動振動を励振することを特徴とする駆動装置。
2. 請求項１において、
   発振起動時において、複数の電圧レベルの中から選択された１つの電圧レベルを前記基準電位として前記ハイパスフィルタに供給する基準電位変動回路と、
   前記基準電位として出力する電圧レベルを選択するための切替パルスを発生させるパルス発生回路とを含み、
   前記パルス発生回路が、
   前記切替パルスを所定期間だけ出力することを特徴とする駆動装置。
3. 請求項２において、
   前記所定期間の開始タイミングが、
   前記駆動装置のパワーオンリセットの開始タイミングであることを特徴とする駆動装置。
4. 請求項２又は３において、
   前記所定期間の終了タイミングが、
   前記発振ループ内の信号が所定の閾値レベルを超えたことが検出されたタイミング、又は前記所定期間の開始タイミングを基準に所定のカウント数をカウントしたことが検出されたタイミングであることを特徴とする駆動装置。
5. 請求項２乃至４のいずれかにおいて、
   前記パルス発生回路が、
   パワーオンリセット信号を生成するパワーオンリセット回路と、
   所定の期間内に前記パワーオンリセット信号に基づいて１又は複数のパルスを生成させる切替パルス生成回路とを含み、
   前記切替パルス生成回路が、
   各ディレイユニットが、入力信号に基づいてパルスを発生させる複数のディレイユニットを有し、各ディレイユニットが発生したパルスの論理和演算結果を出力し、
   前記パワーオンリセット信号の変化タイミングを基準に、前記発振ループ内の信号が所定の閾値レベルを超えたことを示す検出結果信号の変化タイミングまでの期間に、前記切替パルスを出力することを特徴とする駆動装置。
6. 請求項１乃至５のいずれかにおいて、
   前記基準電位を変化させる期間における該基準電位の変動振幅が、
   前記コンパレータの入力オフセット電圧の振幅より大きいことを特徴とする駆動装置。
7. 請求項１乃至６のいずれかにおいて、
   前記ハイパスフィルタが、
   前記電流電圧変換器の出力と前記コンパレータの入力との間に挿入された容量素子と、
   一端に前記基準電位が供給され、他端に前記コンパレータの入力が接続される抵抗素子とを含むことを特徴とする駆動装置。
8. 請求項７において、
   前記容量素子の容量値をＣ、前記抵抗素子の抵抗値をＲ、前記基準電位の変動振幅をΔＶとした場合に、
   前記コンパレータの入力オフセット電圧であるＶｘが、ΔＶ／（（１＋（ω×Ｃ×Ｒ）^２）^１／２より小さいことを特徴とする駆動装置。
9. 請求項６乃至８のいずれかにおいて、
   発振定常状態における前記基準電位をＶ０とした場合、
   前記基準電位を変化させる期間では、
   前記基準電位が、
   Ｖ０より高電位の電圧Ｖ４と該Ｖ０より低電位の電圧Ｖ３とを交互に切り替えた電位であることを特徴とする駆動装置。
10. 請求項６乃至８のいずれかにおいて、
    発振定常状態における前記基準電位をＶ０とした場合、
    前記基準電位を変化させる期間では、
    前記基準電位が、
    Ｖ０と該Ｖ０より高電位の電圧Ｖ４とを交互に切り替えた電位であることを特徴とする駆動装置。
11. 請求項６乃至８のいずれかにおいて、
    発振定常状態における前記基準電位をＶ０とした場合、
    前記基準電位を変化させる期間では、
    前記基準電位が、
    Ｖ０と該Ｖ０より低電位の電圧Ｖ３とを交互に切り替えた電位であることを特徴とする駆動装置。
12. 振動子に励振される駆動振動及び測定すべき物理量に基づいて前記振動子から出力される検出信号に対応した物理量を測定するための物理量測定装置であって、
    振動子と、
    前記振動子に駆動振動を励振する請求項１乃至１１のいずれか記載の駆動装置と、
    前記検出信号に基づいて前記物理量に対応した出力信号を検出する検出装置とを含み、
    前記検出装置が、
    前記発振ループ内の信号に基づいて前記同期検波の参照信号を生成するコンパレータの出力に基づき、前記検出信号を同期検波する同期検波器を含むことを特徴とする物理量測定装置。
13. 請求項１２において、
    前記検出装置が、
    前記コンパレータの出力と前記検出信号との位相を調整するための移相器を含むことを特徴とする物理量測定装置。
14. 請求項１２又は１３記載の物理量測定装置を含むことを特徴とする電子機器。
15. 請求項１記載の駆動装置であって、
    前記振動子は容量結合型の振動子であり、
    前記コンパレータは、矩形波の駆動信号を前記振動子に与えることによって前記駆動振動を励振することを特徴とする駆動装置。

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