KR102419641B1 - 디지털-타임 컨버터 및 디지털-타임 컨버터의 동작 방법 - Google Patents

디지털-타임 컨버터 및 디지털-타임 컨버터의 동작 방법 Download PDF

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Abstract

디지털-타임 컨버터 및 이를 포함하는 반도체 장치가 개시된다. 본 개시의 일 실시예에 따른 디지털-타임 컨버터는, 디지털 코드의 값에 대응하는 프리차지 전압을 생성하는 디지털-아날로그 컨버터; 상기 프리차지 전압을 기초로 제1 노드에 연결된 커패시터를 프리차지하고, 입력 클럭의 천이에 응답하여, 전류 소스에서 제공되는 기준 전류를 기초로 상기 커패시터를 차지 또는 디스차지하여 상기 제1 노드에서 램프 전압을 생성하는 램프 생성기; 및 상기 램프 전압을 기초로 출력 클럭을 생성하는 비교기를 포함하고, 상기 램프 생성기는, 상기 전류 소스가 연결된 제2 노드와 상기 제1 노드 사이에 제1 전류 패스를 제공하는 제1 스위칭 회로; 및 상기 제2 노드에 전원 전압으로부터의 제2 전류 패스를 제공하는 제2 스위칭 회로를 포함할 수 있다.

Description

디지털-타임 컨버터 및 디지털-타임 컨버터의 동작 방법{Digital-to-time converter and operating method thereof}
본 개시의 기술적 사상은 디지털-타임 컨버터에 관한 것으로서, 상세하게는 디지털-타임 컨버터 및 디지털-타임 컨버터의 동작 방법에 관한 것이다.
디지털-타임 컨버터(DTC)는 수신되는 디지털 코드에 따라 시간 지연량을 제어한다. DTC는 샘플링 오실로스코프, 분수형-N 위상 동기 루프(fractional-N PLL) 및 시간 인터리빙된 아날로그-디지털 컨버터(time interleaved ADC) 등에 이용될 수 있다. 분수형-N 위상 동기 루프(fractional-N PLL)에 구비되는 DTC는 타임-디지털 컨버터(TDC)의 비선형성을 완화시킬 수 있다. 한편, DTC의 비선형성은 DTC가 구비되는 반도체 장치의 정확도 또는 특성 향상을 제한한다.
본 개시의 기술적 사상이 해결하려는 과제는 높은 선형성을 갖는 디지털-타임 컨버터를 제공하는데 있다.
본 개시의 기술적 사상에 따른 디지털-타임 컨버터는, 디지털 코드의 값에 대응하는 프리차지 전압을 생성하는 디지털-아날로그 컨버터; 상기 프리차지 전압을 기초로 제1 노드에 연결된 커패시터를 프리차지하고, 입력 클럭의 천이에 응답하여, 전류 소스에서 제공되는 기준 전류를 기초로 상기 커패시터를 차지 또는 디스차지하여 상기 제1 노드에서 램프 전압을 생성하는 램프 생성기; 및 상기 램프 전압을 기초로 출력 클럭을 생성하는 비교기를 포함하고, 상기 램프 생성기는, 상기 전류 소스가 연결된 제2 노드와 상기 제1 노드 사이에 제1 전류 패스를 제공하는 제1 스위칭 회로; 및 상기 제2 노드에 전원 전압으로부터의 제2 전류 패스를 제공하는 제2 스위칭 회로를 포함할 수 있다.
본 개시의 기술적 사상에 따른 디지털-타임 컨버터는, 디지털 코드의 적어도 하나의 상위 비트를 기초로 입력 클럭을 제1 지연량 만큼 지연시킨 제1 클럭을 생성하는 제1 지연 셀; 및 상기 디지털 코드의 적어도 하나의 하위 비트를 기초로 상기 제1 클럭을 제2 지연량 만큼 지연시킨 제2 클럭을 생성하는 제2 지연 셀을 포함하고, 상기 제1 지연 셀은, 상기 적어도 하나의 상위 비트의 값에 따라 레벨이 가변되는 프리차지 전압을 생성하는 제1 디지털-아날로그 컨버터, 상기 입력 클럭이 천이되면, 상기 프리차지 전압을 기초로, 상기 프리차지 전압의 레벨로부터 제1 기울기로 레벨이 변하는 제1 램프 전압을 생성하고, 상기 램프 전압을 제1 출력 노드를 통해 출력하는 제1 램프 생성기; 및 상기 제1 램프 전압의 레벨을 제1 기준 전압의 레벨과 비교하고, 비교 결과를 상기 제1 클럭으로서 생성하는 제1 비교기를 포함할 수 있다.
본 개시의 기술적 사상에 따른 디지털-타임 컨버터는, 디지털 코드의 상위 비트들을 기초로 기준 클럭을 제1 지연량 만큼 지연시킨 제1 클럭을 생성하는 제1 지연 셀; 상기 디지털 코드의 중간 비트들을 기초로 상기 제1 클럭을 제2 지연량 만큼 지연시킨 제2 클럭을 생성하는 제2 지연 셀; 및 상기 디지털 코드의 하위 비트들을 기초로 상기 제2 클럭을 제3 지연량 만큼 지연시킨 출력 클럭을 생성하는 제3 지연 셀을 포함하고, 상기 제1 지연 셀 및 상기 제2 지연 셀 각각은, 수신되는 비트들의 값에 대응하는 레벨의 프리차지 전압을 생성하는 디지털-아날로그 컨버터(DAC); 상기 프리차지 전압을 기초로 제1 노드의 전압 레벨을 일정한 기울기로 상기 프리차지 전압의 레벨로부터 변화시키는 램프 생성기; 및 상기 제1 노드의 전압 레벨의 변화를 기초로 출력 클럭을 생성하는 비교기를 포함할 수 있다.
본 개시의 기술적 사상에 따른 디지털-타임 컨버터는 프리차지된 커패시터로부터 일정한 전류를 차지 또는 디스차지함으로써, 선형성을 향상시킬 수 있다.
또한, 본 개시의 기술적 사상에 따른 디지털-타임 컨버터는, 램프 전압을 기준 전압과 비교함으로써, 프리차지 전압의 다이나믹 레인지를 넓힐 수 있으며, 제조 공정, 온도 및 전원 전압에 따른 특성 변화를 감소시키고 선형성을 향상시킬 수 있다.
또한, 본 개시의 기술적 사상에 따른 디지털-타임 컨버터는, 지연 셀들의 파이프라인 동작에 따라 지연 셀들의 개수를 감소시킬 수 있으며, 이에 따라 디지털-타임 컨버터의 회로 면적 및 소비 전류가 감소될 수 있다.
본 개시의 상세한 설명에서 인용되는 도면 을보다 충분히 이해하기 위하여 각도면의 간단한 설명이 제공된다.
도 1은본 개시의 실시예에 따른 디지털-타임 컨버터를 나타내는 블록도이다.
도 2는 도 1의 DTC의 타이밍도를 나타낸다.
도 3은 DTC에서 디지털 코드에 따른 램프 전압의 예들을 나타내는 도면이다.
도 4는 도 1의 DAC의 일 구현예를 나타내는 회로도이다.
도 5는 도 1의 비교기의 일 구현예를 나타내는 회로도이다.
도 6a는 본 개시의 실시예에 따른 램프 생성기의 일 구현예를 나타내는 회로도이고, 도 6b는 도 6a의 램프 생성기의 타이밍도이다.
도 7은 본 개시의 실시예에 따른 램프 생성기의 일 구현예를 나타내는 회로도이다.
도 8은 본 개시의 실시예에 따른 DTC를 나타내는 블록도이다.
도 9a 및 도 9b는 도 8의 DTC의 파이프라인 동작을 설명하는 도면이다.
도 10은 도 8의 DTC의 일 구현예를 나타내는 회로도이다.
도 11은 도 8의 DTC의 일 구현예를 나타내는 회로도이다.
도 12는 도 11의 2 지연 셀에 구비되는 램프 생성기의 일 구현예를 나타내는 회로도이다.
도 13은 본 개시의 실시예에 따른 DTC의 일 구현예를 나타내는 회로도이다.\
도 14는 도 13의 DTC의 지연 셀들 각각의 코드값에 따른 지연량을 나타내는 그래프이다.
도 15는 본 개시의 실시예에 따른 DTC의 동작 방법을 나타내는 흐름도이다.
도 16은 DTC의 지연 셀의 동작 방법을 나타내는 흐름도이다.
도 17은 본 개시의 실시예에 따른 완전 디지털 위상 동기 루프를 나타내는 블록도이다.
도 18은 본 개시의 실시예에 따른 무선 통신 장치를 나타내는 블록도이다.
도 19는 본 개시의 실시예에 따른 IoT 기기의 일 구현예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들을 설명하기로 한다.
도1은본 개시의 실시예에 따른 디지털-타임 컨버터를 나타내는 블록도이다.
도 1을 참조하면, 디지털-타임 컨버터(100)(이하 DTC라고 함)는 디지털-아날로그 컨버터(10)(이하, DAC라고 함), 램프 생성기(20) 및 비교기(30)를 포함할 수 있다. 도 1의 DTC는 일단(single stage) DTC로서, DTC 지연 셀로 지칭될 수도 있다. DAC(10), 램프 생성기(20) 및 비교기(30)는 하나의 지연 셀을 구성할 수 있다. 그러나, 본 개시는 이에 제한되는 것은 아니며, 실시예에 있어서, DTC(100)는 복수 개의 지연 셀을 포함할 수 있다.
DAC(10)는 수신되는 디지털 코드(CD)를 아날로그 신호로 변환할 수 있다. DAC(10)는 디지털 코드(CD)를 기초로, 디지털 코드(CD)의 값에 따라 레벨이 가변되는 프리차지 전압(Vp)을 생성하고, 프리차지 전압(Vp)을 출력할 수 있다. 예컨대, DAC(10)는 R-2R DAC를 포함할 수 있다. 저항값 R 또는 저항값 2*R을 갖는 저항 소자들로 구성되는 사다리 회로망(ladder network)을 포함하고, 저항 소자로 인가되는 디지털 코드(CD)의 비트들에 대응하는 전압을 출력할 수 있다. 그러나, 이에 제한되는 것은 아니며, DAC(10)는 디지털 코드(CD)의 값에 따라 레벨이 가변되는 전압을 출력하는 다양한 종류의 DAC 회로를 포함할 수 있다.
램프 생성기(20)는 상기 프리차지 전압(Vp)을 기초로, 시간이 경과됨에 따라 프리차지 전압(Vp)의 레벨로부터 일정한 기울기로 레벨이 변하는 출력 전압(Vo)을 생성할 수 있다. 출력 전압(Vo)은 램프 신호로 지칭될 수 있다.
램프 생성기(20)는 프리차지 회로(PC), 부하 커패시터(CL), 스위칭 회로(SC), 및 전류 소스(CS)를 포함할 수 있다.
프리차지 회로(PC)는 프리차지 인에이블 신호(PCE)에 응답하여 턴-온 되며, 프리차지 전압(Vp)을 부하 커패시터(CL)에 제공될 수 있다. 다시 말해, 프리차지 회로(PC)가 턴-온 되었을 때, DAC(10)가 프리차지 전압(Vp)을 기초로 부하 커패시터(CL)를 차지할 수 있다. 부하 커패시터(CL)가 프리차지 전압(Vp)을 기초로 차지됨에 따라 부하 커패시터(CL)가 연결된 제1 노드(N1)의 전압의 레벨이 프리차지 전압(Vp)의 레벨까지 상승할 수 있다. 제1 노드(N1)는 램프 생성기(20)의 출력 노드이다. 따라서, 램프 생성기(20)의 출력 전압(Vo)의 레벨이 프리차지 전압(Vp)의 레벨까지 상승할 수 있다.
전류 소스(CS)는 기준 전류(Iref)를 생성할 수 있다. 전류 소스(CS)로부터 제공되는 기준 전류(Iref)를 기초로 부하 커패시터(CL)로부터 일정한 전류, 예컨대 기준 전류(Iref)의 1/2배의 전류가 디스차지되거나 또는 부하 커패시터(CL)에 일정한 전류가 차지될 수 있다.
스위칭 회로(SC)는 입력 클럭(CKIN)을 기초로, 부하 커패시터(CL)와 전류 소스(CS) 사이에 전류 패스를 형성할 수 있다. 다시 말해 스위칭 회로(SC)는 부하 커패시터(CL)가 연결된 제1 노드(N1)와 전류 소스(CS)가 연결된 제2 노드(N2) 사이에 전류 패스를 형성할 수 있다.
스위칭 회로(SC)는 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)를 포함할 수 있다. 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)의 구성 요소 및 구조는 실질적으로 동일할 수 있다. 제1 스위칭 회로(SWC1)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 제2 스위칭 회로(SWC2)는 전원 전압(VDD)과 제2 노드(N2) 사이에 연결될 수 있다. 본 개시에서 회로 또는 소자에 전원 전압(VDD)이 연결된다는 것은 회로 또는 소자의 일단에 전원 전압(VDD)이 인가됨을 의미한다.
제1 스위칭 회로(SWC1)는 제1 스위칭 신호(S1)에 응답하여 턴-온 되며, 턴-온 시, 제1 노드(N1)와 제2 노드(N2) 사이에 전류 패스를 제공할 수 있다. 제2 스위칭 회로(SWC2)는 제2 스위칭 신호(S2)에 응답하여 턴-온 되며, 턴-온 시 제2 노드(N2)에 전원 전압(VDD)으로부터의 전류 패스를 제공할 수 있다. 이때, 제1 스위칭 신호(S1) 및 제2 스위칭 신호(S2)는 입력 클럭(CKIN)에 기초한 신호들일 수 있다.
실시예에 있어서, 제2 스위칭 신호(S2)는 입력 클럭(CKIN)일 수 있으며, 제1 스위칭 신호(S1)는 입력 클럭(CKIN)을 지연시킨 지연 클럭일 수 있다. 따라서, 제2 스위칭 회로(SWC2)는 제1 스위칭 회로(SWC1)보다 먼저 턴-온 되어, 전류 소스(CS)가 정상 동작할 수 있도록 제2 노드(N2)의 전압 레벨을 설정할 수 있다. 이후, 제1 스위칭 회로(SWC1)가 턴-온 되어, 제1 노드(N1)와 제2 노드(N2) 사이에 전류 패스를 형성할 수 있다.
다른 실시예에 있어서, 제1 스위칭 신호(S1) 및 제2 스위칭 신호(S2)는 입력 클럭(CKIN)에 기초한 동일한 신호일 수 있다. 예컨대, 제1 스위칭 신호(S1) 및 제2 스위칭 신호(S2)는 입력 클럭(CKIN)과 동일할 수 있다.
한편, 전술한 바와 같이, 제2 스위칭 회로(SWC2)는 제1 스위칭 회로(SWC1)와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)가 모두 턴-온 되었을 때, 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)를 통해 각각 기준 전류(Iref)의 1/2 배의 일정한 전류(I)가 흐를 수 있다.
제1 스위칭 회로(SWC1)를 통해 부하 커패시터(CL)로부터 일정한 전류(I)가 디스차지되거나 부하 커패시터(CL)에 일정한 전류(I)가 차지될 수 있다. 이에 따라 출력 전압(Vo)의 레벨이 프리차지 전압(Vp)의 레벨로부터 일정한 기울기로 감소되거나 증가될 수 있다.
도 1에는, 전류 소스(CS)가 제2 노드(N2)와 접지 전압 사이에 연결되는 것으로 도시되었다. 이에 따라 제1 스위칭 회로(SWC1)가 턴-온 되면, 부하 커패시터(CL)로부터 기준 전류(Iref)에 기초한 일정한 전류가 디스차지될 수 있다. 따라서, 출력 전압(Vo)의 레벨이 프리차지 전압(Vp)의 레벨로부터 일정한 기울기로 감소될 수 있다. 그러나, 이에 제한되는 것은 아니며, 실시예에 있어서, 전류 소스(CS)는 제2 노드(N2)와 전원 전압(VDD) 사이에 연결될 수 있으며, 이때 제2 스위칭 회로(SWC2)는 제2 노드(N2)와 접지 전압 사이에 연결될 수 있다. 이에 따라 제1 스위칭 회로(SWC1)가 턴-온 되면, 부하 커패시터(CL)에 기준 전류(Iref)에 기초한 일정한 전류가 차지될 수 있으며 출력 전압(Vo)의 레벨이 프리차지 전압(Vp)의 레벨로부터 일정한 기울기로 증가될 수 있다.
비교기(30)는 제1 노드(N1)로부터 출력되는 출력 전압(Vo)의 레벨을 기초로 DTC(100)의 출력 클럭(CLKDTC)을 생성할 수 있다. 실시예에 있어서, 비교기(30)는 인버터로 구현될 수 있다. 실시예에 있어서, 비교기(30)는 도 1에 도시된 바와 같이, 차동 증폭기로 구현될 수 있으며, 차동 증폭기의 일 단으로 수신되는 기준 전압(Vref)과 타 단으로 입력되는 출력 전압(Vo)의 레벨을 비교하고, 비교 결과를 출력 클럭(CLKDTC)으로서 생성할 수 있다. 기준 전압(Vref)은 프리차지 전압(Vp)의 최저 레벨 이하로 설정될 수 있다. 실시예에 있어서, 기준 전압(Vref)은 전원 전압(VDD)의 1/2배 이하로 설정될 수도 있다. 기준 전압(Vref)이 낮게 설정될수록 프리차지 전압(Vp)의 다이나믹 레인지가 확대될 수 있다.
한편, 전술한 바와 같이, 출력 전압(Vo)의 레벨이 프리차지 전압(Vp)의 레벨로부터 일정한 기울기로 증가되는 경우에는 기준 전압(Vref)은 프리차지 전압(Vp)의 최고 레벨 이상으로 설정될 수 있다. 실시예에 있어서, 기준 전압(Vref)은 전원 전압(VDD)의 1/2배 이상으로 설정될 수도 있다.
이하, DTC(100)의 동작을 도 2를 참조하여 상세하게 설명하기로 한다.
도 2는 도 1의 DTC의 타이밍도를 나타낸다.
도 2 및 도 1을 참조하면, 프리차지 인에이블 신호(PCE)가 제1 레벨, 예컨대 로직 하이에서 제2 레벨, 예컨대 로직 로우로 천이된 후, 입력 클럭(CKIN)이 로직 로우에서 로직 하이로 천이될 수 있다. 프리차지 인에이블 신호(PCE)가 로직 하이인 구간은 프리차지 구간으로 지칭되고, 입력 클럭(CKIN)이 천이된 이후 구간은 평가 구간(evaluation period)으로 지칭될 수 있다.
프리차지 구간에, 부하 커패시터(CL)가 프리차지 전압(Vp)을 기초로 프리차지됨에 따라, 제1 노드(N1)의 출력 전압(Vo)의 레벨은 프리차지 전압(Vp)의 레벨로 설정될 수 있다. 예컨대 디지털 코드(CD)의 값이 v1일 때의 출력 전압(Vo)의 레벨은 Vp_1으로 설정될 수 있다. v2가 v1보다 크다면, 디지털 코드(CD)의 값이 v2일 때, 출력 전압(Vo)의 레벨은 Vp_2로 설정될 수 있으며, Vp_2는 Vp_1보다 높을 수 있다.
프리차지 구간 이후, t1 시점에 입력 클럭(CKIN)이 천이되면, 출력 전압(Vo)의 레벨은 일정한 기울기로 감소될 수 있다. 실시예에 있어서, 제1 스위칭 신호(S1)가 입력 클럭(CKIN)을 지연시킨 지연 클럭인 경우, 출력 전압(Vo)의 레벨은 t1 시점으로부터 소정의 지연 시간이 경과한 후부터 감소될 수 있다.
비교기(30)는 출력 전압(Vo)의 레벨이 기준 전압(Vref)의 레벨보다 높으면, 로직 로우를 출력하고, 출력 전압(Vo)의 레벨이 기준 전압(Vref)의 레벨보다 같거나 낮으면, 로직 하이를 출력할 수 있다. 디지털 코드(CD)의 값이 v1일 때, 비교기(30)는 출력 전압(Vo)의 레벨이 기준 전압(Vref)의 레벨과 같아지는 t2 시점에 로직 하이를 출력할 수 있다. 따라서, 출력 클럭(CKOUT)은 t2 시점에 로직 로우에서 로직 하이로 천이될 수 있다. 이에 따라, DTC(100)는 디지털 코드(CD)에 따라 설정되는 지연량 만큼 입력 클럭(CKIN)을 지연 시킨 출력 클럭(CKOUT)을 출력할 수 있다.
디지털 코드(CD)의 값이 v2일 때, 출력 클럭(CKOUT)은 t3 시점에 로직 로우에서 로직 하이로 천이될 수 있으며, v1과 v2의 코드 값의 차이가 1이라면(예컨대 v1은'0010'이고, v2는'0011'), t2 시점과 t3 시점간의 시간 간격인 Δt는 DTC(100)의 단위 지연량(또는 최소 지연 해상도(minimum delay resolution))일 수 있다. 이때, 단위 지연량 Δt는 수학식 1으로 정의될 수 있다.
Figure 112017078444188-pat00001
이때, ΔVo는 디지털 코드(CD) 값의 증가 또는 감소에 따른 DAC(10)의 프리차지 전압(Vp)의 단위 변화량이다.
이와 같이, 본 개시의 실시예에 따른 DTC(100)는 디지털 코드(CD)의 값에 따라 프리차지 전압(Vp)의 레벨을 가변시킴으로써, 출력 전압(Vo)의 램프 시작 레벨을 가변시키고, 출력 전압(Vo)을 일정한 기울기로 감소(또는 증가)시킬 수 있다.
도 3은 DTC에서 디지털 코드에 따른 램프 전압의 예들을 나타내는 도면이다.
도 3의 a를 참조하면, 램프 생성기가 디지털 코드에 따라 시작 레벨이 동일하고, 기울기가 가변되는 램프 전압을 생성할 수 있다. 예컨대 램프 전압의 기울기는 디지털 코드에 따라 S1, S2 등으로 설정될 수 있다. 도 3의 b를 참조하면, 램프 생성기(예컨대 도 1의 DTC(100)의 램프 생성기(20))가 디지털 코드에 따라 시작 레벨이 가변되고 기울기가 일정한 램프 전압을 생성할 수 있다. 예컨대 램프 전압의 시작 레벨은 디지털 코드에 따라 Vst1, Vst2 등으로 설정될 수 있다.
비교기(COMP)는 램프 전압을 기준 전압(Vref) (또는 비교기(COMP)가 인버터로 구현되는 경우에는 임계 전압)과 비교하고 비교 결과를 출력할 수 있다. 이에 따라, 비교기(COMP)는 디지털 코드에 따라 지연량이 달라지는 출력 전압을 출력할 수 있다.
한편, 비교기(COMP) 내부의 지연 요소에 의하여 비교기(COMP)의 출력 또한 기울기를 가질 수 있으며, 지연량은 입력 되는 램프 전압의 기울기에 따라 가변될 수 있다. 도 3의 a에 도시된 바와 같이, 램프 전압의 기울기가 가변되는 경우 비교기(COMP)의 출력의 기울기 또한 가변될 수 있다. 반면, 도 3의 b에 도시된 바와 같이, 기울기가 일정한 램프 전압이 비교기(COMP)에 인가되는 경우, 램프 전압의 시작 레벨이 상이하더라도 비교기(COMP)의 출력의 기울기는 일정할 수 있다. 따라서, 기울기가 일정한 램프 전압을 사용하는 DTC는 선형성이 증가될 수 있다. 본 개시의 실시예에 따른 DTC(100)는 디지털 코드(CD)의 값에 따라 출력 전압(Vo)의 램프 시작 레벨을 가변시키고, 출력 전압(Vo)을 일정한 기울기로 유지하는 바, 선형성이 증가될 수 있다.
도 4는 도 1의 DAC의 일 구현예를 나타내는 회로도이다.
도 4를 참조하면, DAC(10a)는 R-2R DAC로 구현될 수 있다. DAC(10a)는 제1 저항들(R) 및 제2 저항들(2R)로 구성되는 사다리 회로망을 포함할 수 있다. 제1 저항들(R) 각각의 저항값은 R이고, 제2 저항들(2R) 각각의 저항 값은 2*R이다.
제2 저항들(2R) 각각의 일단에는 접지 전압 또는 디지털 코드의 각 비트들(B0~Bn-1)이 인가될 수 있다. 디지털 코드의 값에 따라 프리차지 전압(Vp)의 레벨이 가변될 수 있다. 한편, 도 1 및 도 2를 참조하여 설명한 바와 같이, DAC(10a)는 프리차지 구간에 부하 커패시터(CL)를 프리차지할 수 있다. 이때, R-2R 사다리 회로망을 포함하는 DAC(10a)는 R*CL의 시상수(time constant)로 부하 커패시터(CL)를 프리차지할 수 있으며, 부하 커패시터(CL)의 프리차지 시간이 비교적 적을 수 있다.
도 5는 도 1의 비교기의 일 구현예를 나타내는 회로도이다.
도 5를 참조하면 비교기(30a)는 차동 증폭기로 구현될 수 있다. 비교기(30a)는 전류 소스(1), 입력단(2) 및 부하단(3)을 구비할 수 있다.
부하단(3)은 PMOS 트랜지스터 MP11 및 MP12를 포함할 수 있으며, MP11 및 MP12의 소스는 각각 전원 전압(VDD)에 연결될 수 있다. 입력단(2)은 NMOS 트랜지스터 MN11 및 MN12를 포함할 수 있으며, MN11의 게이트에는 제1 입력 단자(IN1)를 통해 기준 전압(Vref)(도 1)이 인가되고, MN12의 게이트에는 제2 입력 단자(IN2)를 통해 출력 전압(Vo)이 인가될 수 있다. MN11의 드레인은 MP1의 소스 및 게이트에 연결되고, MN12의 드레인은 MP12의 드레인 및 출력 단자(OUT)에 연결될 수 있다.
한편, 트랜지스터 MP11 및 MP12의 게이트는 서로 연결되며, 또한 전류 소스(1)에 구비되는 NMOS 트랜지스터 MN13의 게이트에 연결될 수 있다. 이에 따라, 전류 소스(1)에 바이어스 전압이 인가될 수 있다.
도 5를 참조하여 비교기(30a)의 일 구현예를 설명하였다. 그러나, 이에 제한되는 것은 아니며, 비교기(30a)는 다양한 종류의 차동 증폭기로 구현될 수 있다.
도 6a는 본 개시의 실시예에 따른 램프 생성기의 일 구현예를 나타내는 회로도이고, 도 6b는 도 6a의 램프 생성기의 타이밍도이다. 도 6a의 램프 생성기(20a)는 도 1의 램프 생성기(20)의 일 구현예이다. 따라서, 도 1을 참조하여 설명한 내용은 본 실시예에 적용될 수 있다.
도 6a를 참조하면, 램프 생성기(20a)는 프리차지 회로(PC), 부하 커패시터(CL), 전류 소스(CS) 및 스위칭 회로(SC)를 포함할 수 있다.
프리차지 회로(PC)는 NMOS 트랜지스터 MN21 및 PMOS 트랜지스터 MN21이 병렬 연결된 스위치로 구현될 수 있다. 프리차지 회로(PC)는 프리차지 인에이블 신호(PCE)에 응답하여 턴-온 될 수 있다. 예컨대 도 6b에 도시된 바와 같이, 프리차지 인에이블 신호(PCE)가 로직 하이인 프리차지 구간에 프리차지 회로(PC)가 턴 턴-온 되어 DAC(10a)의 출력과 부하 커패시터(CL)를 연결할 수 있다. DAC(10a)가 코드값에 따라 레벨이 결정되는 프리차지 전압(Vp)을 기초로 부하 커패시터(CL)를 프리차지할 수 있다. 출력 전압(Vo)의 레벨은 프리차지 전압(Vp)의 레벨로 설정될 수 있다. 디지털 코드 값에 따라 프리차지 전압(Vp)의 레벨이 가변되므로, 디지털 코드 값에 따라 출력 전압(Vo)의 레벨이 가변될 수 있다.
스위칭 회로(SC)는 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)를 포함할 수 있다. 도시된 바와 같이, 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)는 대칭적인 구조를 가질 수 있다. 제1 스위칭 회로(SWC1)는 제1 스위칭 신호(S1)에 응답하여 동작하고, 제2 스위칭 회로(SWC2)는 제2 스위칭 신호(S2)에 응답하여 동작할 수 있다. 도 1을 참조하여 전술한 바와 같이, 제1 스위칭 신호(S1) 및 제2 스위칭 신호(S2)는 입력 클럭(CKIN)에 기초한 신호들일 수 있다. 제2 스위칭 신호(S2)는 입력 클럭(CKIN)일 수 있으며, 제1 스위칭 신호(S1)는 입력 클럭(CKIN)을 지연시킨 지연 클럭일 수 있다.
제1 스위칭 회로(SWC1)는 스위칭 트랜지스터인 NMOS 트랜지스터 T11 및 제1 스위칭 제어 회로(SCC1)를 포함하고, 제2 스위칭 회로(SWC2)는 스위칭 트랜지스터인 NMOS 트랜지스터 T11 및 제2 스위칭 제어 회로(SCC2)를 포함할 수 있다. 트랜지스터 T11은 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, T21의 일단이 제2 노드(N2)에 연결되고 타단에 전원 전압(VDD)이 인가될 수 있다. 트랜지스터 T11 및 T21의 너비 및 폭은 동일할 수 있다.
제1 스위칭 회로(SCC1)는 NMOS 트랜지스터 T12 및 T13을 포함하고, 제2 스위칭 회로(SCC2)는 NMOS 트랜지스터 T22 및 T23을 포함할 수 있다. 제2 스위칭 회로(SCC2)의 구성 및 구조는 제1 스위칭 회로(SCC1)의 구성 및 구조와 실질적으로 동일할 수 있다.
제1 스위칭 제어 회로(SSC1)는 제1 스위칭 신호(S1)에 응답하여 제1 턴-온 전압(VON1)을 트랜지스터 T11에 제공할 수 있다. 트랜지스터 T13은 제1 스위칭 신호(S1)가 로직 로우일 때, 제1 스위칭 신호(S1)의 상보 신호인 제2 스위칭바 신호(S1B)에 응답하여 트랜지스터 T11을 턴-오프시킬 수 있다. 이후, 제1 스위칭 신호(S1)가 로직 하이로 천이되면, 제1 스위칭 신호(S1)에 응답하여, 트랜지스터 T12가 트랜지스터 T11에 제1 턴-온 전압(VON1)을 인가할 수 있다. 실시예에 있어서, 제1 턴-온 전압(VON1)의 레벨은 제1 스위칭 신호(S1)가 로직 하이 레벨보다 낮을 수 있다. 트랜지스터 T11은 제1 턴-온 전압(VON1)에 응답하여 턴-온 되어, 포화 영역에서 동작할 수 있다.
제2 스위칭 제어 회로(SCC2)의 동작은 제1 스위칭 제어 회로(SCC1)의 동작과 유사하므로 중복되는 설명은 생략하기로 한다. 다만, 제2 스위칭 제어 회로(SCC2)는 제2 스위칭 신호(S2)에 응답하여 동작한다.
제1 스위칭 신호(S1)는 제2 스위칭 신호(S2)의 지연 신호일 수 있다. 따라서, 도 6b에 도시된 바와 같이, 제2 스위칭 신호(S2)의 로직 로우에서 로직 하이로의 천이 시점은 제1 스위칭 신호(S1)의 로직 로우에서 로직 하이로의 천이 시점보다 빠를 수 있다. 트랜지스터 T21은 트랜지스터 T11보다 먼저 턴-온 되어, 제2 노드(N2)의 전압 레벨을 전류 소스(CS)가 정상 동작할 수 있는 레벨로 설정할 수 있다. 이후, 트랜지스터 T11 또한 턴-온 되면, 트랜지스터 T11 및 T21을 통해 일정한 전류가 흐를 수 있다. 제2 스위칭 신호(S2)의 천이 시점과 제1 스위칭 신호(S1)의 천이 시점 간의 시간 간격(SD), 다시 말해서 제1 스위칭 신호(S1)의 지연량은 제2 스위칭 신호(S2)가 천이된 후, 전류 소스(CS)가 정상 동작할 수 있는 시점까지의 세팅 시간을 고려하여 설정될 수 있다.
트랜지스터 T11 및 T21이 포화 영역에서 동작함에 따라, 제2 노드(N2)의 전압 레벨은 출력 전압(Vo)의 레벨에 관계없이 일정한 전압 레벨을 유지할 수 있으며, AC 특성에 있어서 제2 노드(N2)는 가상 접지 상태일 수 있다.
전류 소스(CS)는 NMOS 트랜지스터 MN12를 포함할 수 있다. 트랜지스터 MN12에는 바이어스 전압(VB)이 인가될 수 있다. 트랜지스터 T21이 턴-온 되기 전에 제2 노드(N2)는 접지 상태일 수 있다. 트랜지스터 T21이 턴-온 되면, 제2 노드(N2)의 전압 레벨이 증가하고, 트랜지스터 T11이 턴-온 되기 전에 전류 소스(CS)가 정상적으로 동작할 수 있는 상태가 될 수 있다. 이후 트랜지스터 T11이 턴-온 되면, 전류 소스(CS)는 일정한 기준 전류(Iref)를 생성할 수 있다. 이에 따라 부하 커패시터(CL)로부터 기준 전류(Iref)에 기초한 일정한 전류가 디스차지될 수 있다. 그러므로, 도 6b에 도시된 바와 같이, 출력 전압(Vo)의 레벨은 제2 스위칭 신호(S2)가 천이되는 시점부터 일정한 기울기로 감소될 수 있다. 또한,
도 6a에 도시된 본원 발명의 실시예에 따른 스위칭 회로(SC)와 달리, 스위칭 회로(SC)가 제2 스위칭 회로(SWC2)를 제외한 제1 스위칭 회로(SWC1) 만을 포함할 경우, 트랜지스터 T11이 턴-오프 상태일 때, 제2 노드(N2)가 접지 레벨로 디스차지된 상태이고, 트랜지스터 T11이 턴-온 되면, 제2 노드(N2)의 전압 레벨이 증가할 수 있다. 따라서, 트랜지스터 MN12의 드레인-소스간 전압 차이가 가변되므로 전류 소스(CS)는 일정한 전압을 생성할 수 없다.
또한, 도 6a에 도시된 바와 같이, 기생 커패시터(Cp1)가 제2 노드(N2)에 형성될 수 있으며, 차지 쉐어링 효과에 의하여, 기생 커패시터(Cp1)가 부하 커패시터(CL)의 차지량을 감소시킬 수 있다. 또한, 감소량은 출력 전압(Vo)의 레벨에 따라 가변될 수 있다. 이와 같이, 스위칭 회로(SC)가 제1 스위칭 회로(SWC1) 만을 포함할 경우 램프 생성기는 비선형적인 파라미터를 포함할 수 있다. 따라서, DTC의 선형성이 저하될 수 있다.
그러나, 본 개시의 실시예에 따른 램프 생성기(20a)는 스위칭 회로(SC)가 대칭적인 구조를 갖는 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)를 기초로 동작하고, 제2 스위칭 회로(SWC2)가, 트랜지스터 T11이 턴-온 되기 전에 전류 소스(CS)가 정상적으로 동작할 수 있도록 설정할 수 있다. 또한, 제2 스위칭 회로(SWC2)가 기생 커패시터(Cp1)에 차지를 제공할 수 있으므로, 부하 커패시터(CL)와 기생 커패시터(Cp1) 간의 차지 쉐어링을 방지할 수 있다. 따라서, 본 개시의 실시예에 따른 DTC(도 1의 100)의 선형성이 향상될 수 있다.
도 7은 본 개시의 실시예에 따른 램프 생성기의 일 구현예를 나타내는 회로도이다. 도 7의 램프 생성기(20b)는 도 1의 램프 생성기(20)의 일 구현예이다. 따라서, 도 1을 참조하여 설명한 내용은 본 실시예에 적용될 수 있다.
도 7을 참조하면, 램프 생성기(20b)는 프리차지 회로(PC), 부하 커패시터(CL), 전류 소스(CS) 및 스위칭 회로(SCb)를 포함할 수 있다.
도 7의 램프 생성기(20b)를 도 6의 램프 생성기(20a)와 비교하며, 도 7의 램프 생성기(20b)는 증폭기(AMP)를 더 포함할 수 있다. 다른 구성 요소들의 구성 및 동작은 도 6의 구성 요소들의 구성 및 동작과 유사하므로 중복되는 설명은 생략하기로 한다.
증폭기(AMP)는 수신되는 제어 전압(VCON)과 제2 노드(N2)의 전압 차이를 증폭하고, 증폭된 전압 차이를 제2 턴-온 전압(VON2)으로서 출력할 수 있다. 제2 스위칭 회로(SCC2)는 제2 턴-온 전압(VON2)을 트랜지스터 T21에 제공할 수 있다. 트랜지스터 T21은 제2 턴-온 전압(VON2)에 기초하여 전류 패스를 형성할 수 있다. 이에 따라, 증폭기(AMP)는 제어 전압(VCON) 및 피드백된 제2 노드(N2)의 전압 레벨을 기초로 제2 노드(N2)의 전압 레벨을 조절할 수 있다. 그러므로 제2 노드(N2)의 전압 레벨은 제어 전압(VCON)의 레벨로 설정될 수 있다.
전류 소스(CS)의 트랜지스터 MN22가 롱 채널 소자일 경우, 전류 소스(CS)는 유한한 출력 임피던스를 갖는다. 제1 스위칭 회로(SWC1)에 연결되는 부하와 제2 스위칭 회로(SWC2)에 연결되는 부하가 상이하므로, 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)의 구성 및 구조가 동일하다고 하더라도, 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)는 완벽히 차동적이지는 못하며, 제2 노드(N2)가 AC 특성에 있어서 가상 접지 상태가 아닐 수 있다. 그러나, 증폭기(AMP)가 트랜지스터 MN22의 드레인-소스 전압을 일정하게 유지시킴으로써, 트랜지스터 T11을 통한 로드 조건과 트랜지스터 T21을 통한 로드 조건이 상이하더라도, 전류 소스(CS)에서 발생하는 기준 전류(Iref)가 일정하게 유지될 수 있다.
도 8은 본 개시의 실시예에 따른 DTC를 나타내는 블록도이다. 도 9a 및 도 9b는 도 8의 DTC의 파이프라인 동작을 설명하는 도면이다.
도 8을 참조하면 DTC(100a)는 제1 지연 셀(110a) 및 제2 지연 셀(120a)을 포함할 수 있다. DTC(100a)는 캐스케이드 타입의 다단(multi stage) DTC이다.
DTC(100a)는 n비트의 디지털 코드(CD[n-1:0])를 기초로 입력 클럭(CKIN)을 디지털 코드(CD[n-1:0])의 값에 대응하는 지연량 만큼 지연시킨 출력 클럭(CKDTC)을 생성할 수 있다.
n비트의 디지털 코드(CD[n-1:0])는 상위 비트의 디지털 코드(CD[n-1:m])를 포함하는 제1 디지털 코드(CD1) 및 하위 비트의 디지털 코드(CD[m-1:0])를 포함하는 제2 디지털 코드(CD2)로 구분될 수 있다.
제1 지연 셀(110a)은 제1 디지털 코드(CD1)를 기초로, 입력 클럭(CKIN)을 제1 지연량 만큼 지연시킨 제1 클럭(CK1)을 생성할 수 있다. 제2 지연 셀(120a)은 제2 디지털 코드(CD2)를 기초로, 제1 클럭(CK1)을 제2 지연량 만큼 지연시킨 출력 클럭(CKDTC)을 생성할 수 있다.
제1 지연 셀(110a)은 도 1 내지 7을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 지연 셀로 구현될 수 있다. 제2 지연 셀(120a)은 제1 지연 셀(110a)과 동종의 또는 이종의 지연 셀로 구현될 수 있다.
한편, 제1 지연 셀(110a) 및 제2 지연 셀(120a)은 파이프라인 동작을 통해 각각 n비트의 디지털 코드(CD[n-1:0]) 중 대응하는 비트에 대응하는 해상도(resolution)를 가질 수 있다. 제1 지연 셀(110a)의 해상도는 디지털 코드(CD[n-1:0])의 n비트 중 상위 n-m개의 비트들에 대응하고, 제2 지연 셀(120a)의 해상도는 n비트의 디지털 코드(CD[n-1:0])의 하위 m개의 비트들에 대응할 수 있다.
도 9a를 참조하면, 제1 디지털 코드(CD1)에 따른 제1 지연 셀(110a)의 지연량, 즉 제1 지연량은 최저 지연량(CD1min)부터 최고 지연량(CD1max)까지 이산(discrete) 값을 가질 수 있다. 제1 디지털 코드(CD1)의 값이 1씩 증가할수록 제1 지연량은 제1 지연 셀(110a)의 단위 지연량(UD1) 만큼 증가할 수 있다.
제2 디지털 코드(CD2)에 따른 제1 지연 셀(110a)의 지연량, 즉 제2 지연량은 최저 지연량(CD2min)부터 최고 지연량(CD2max)까지 이산(discrete) 값을 가질 수 있다. 제2 디지털 코드(CD2)의 값이 1씩 증가할수록 제2 지연량은 제2 지연 셀(120a)의 단위 지연량(UD2) 만큼 증가할 수 있다.
한편, 제1 디지털 코드(CD1)는 제2 디지털 코드(CD2)보다 상위 비트들로 구성되므로, 제2 지연 셀(120a)의 제2 최저 지연량(CD2min)과 제2 최고 지연량(CD2max) 간의 차이는 제1 지연 셀(110a)의 단위 지연량(UD1)과 같거나 작을 수 있다. 제1 지연 셀(110a)은 코어스(coarse) 지연 셀로, 제2 지연 셀(120a)은 파인(fine) 지연 셀로 지칭될 수 있다.
도 9b에 도시된 바와 같이, 디지털 코드(CD[n-1:0])의 상위 n-m개의 비트들에 대응하는 DTC(100a)의 총 지연량(DDTC) 중 제1 지연 셀(110a)이 상위 n-m개의 비트들에 대응하는 넓은 범위의 제1 지연량(D1)을 제공하고, 제2 지연 셀(120a)이 하위 m개의 비트들에 대응하는 작은 범위의 제2 지연량(D2)을 제공할 수 있다.
제1 지연 셀(110a)은 입력 클럭(CKIN)을 제1 지연량(D1) 만큼 지연시킨 제1 클럭(CK1)을 출력하고, 제2 지연 셀(120a)은 제1 클럭(CK1)을 제2 지연량(D2) 만큼 지연시킨 출력 클럭(CKDTC)을 출력할 수 있다. 이에 따라 입력 클럭(CKIN)을 총 지연량(DDTC)만큼 지연시킨 출력 클럭(CKDTC)이 출력될 수 있다.
DTC의 커버 범위가 넓고 해상도가 높을 때, DTC가 일 단으로 구현되면, 내부 DAC(예컨대 도 1의 10)에서 출력되는 프리차지 전압의 단위 변화량 ΔVo가 매우 적을 수 있다. 이에 따라, DAC의 비선형이 DTC의 선형성에 미치는 영향이 크게 나타나고, 제조 공정, 전원 전압 및 온도의 변화에 따라 DTC의 지연 특성이 민감하게 변화될 수 있다.
그러나, 도 8에 도시된 바와 같이, DTC(100a)가 캐스케이드 구조로 구현됨에 따라 각 지연 셀의 프리차지 전압의 단위 변화량 ΔVo는 상대적으로 크게 설정될 수 있다. 또한, 커버 범위가 서로 다른 지연 셀들이 파이프라인 동작을 수행함으로써, DTC(100a)는 적은 수의 지연 셀로도 전체 커버 범위를 넓힐 수 있다. DTC의 전체 커버 범위가 동일한 경우, DTC(100a)는 커버 범위가 동일한 다수의 지연 셀들을 구비하는 DTC보다 지연 셀의 개수보다 적을 수 있다. DTC(100a)에 구비되는 지연 셀의 개수가 감소하므로, DTC의 소비 전류 및 회로 면적이 감소될 수 있다.
한편, 도 8은 DTC(100a)가 두 개의 지연 셀, 즉 제1 지연 셀(110a) 및 제2 지연 셀(120a)을 포함하는 경우를 도시하고 있다. 그러나, 이에 제한되는 것은 아니며 DTC(100a)는 세 개 이상의 지연 셀을 포함할 수 있으며, 세 개 이상의 지연 셀들은 파이프라인 동작할 수 있다.
도 10은 도 8의 DTC의 일 구현예를 나타내는 회로도이다.
도 10을 참조하면, 제1 지연 셀(110b) 및 제2 지연 셀(120b)은 동일한 구조를 갖는 동종의 지연 셀일 수 있다. 제1 지연 셀(110b) 및 제2 지연 셀(120b)은 도 1 내지 7을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 지연 셀로 구현될 수 있다. 도 10에서 스위칭 회로(SC)는 간략하게 도시되었으나, 도 1 내지 도 7을 참조하여 설명한 바와 같이, 스위칭 회로(SC)는 제1 스위칭 회로(SWC1) 및 제2 스위칭 회로(SWC2)를 포함할 수 있다.
제1 기준 전압(Vref1) 및 제2 기준 전압(Vref2)은 동일하거나 상이할 수 있다. 실시예에 있어서, 제1 기준 전압(Vref1)은 제1 DAC(11)의 해상도, 전원 전압의 레벨 및 인가되는 디지털 코드(CD[n-1:m])의 비트들의 개수, 즉 n-m개 중 적어도 하나를 기초로 설정될 수 있다. 제2 기준 전압(Vref2)은 제2 DAC(12)의 해상도, 전원 전압의 레벨 및 인가되는 디지털 코드(CD[m-1:0])의 비트들의 개수, 즉 m개 중 적어도 하나를 기초로 설정될 수 있다.
실시예에 있어서, 제2 기준 전류(Iref2) 및 제2 부하 커패시터(CL2)의 용량은 각각 제1 기준 전류(Iref1) 및 제1 부하 커패시터(CL1)의 용량을 기초로 설정될 수 있다.
예컨대, 제1 지연 셀(110b)에 디지털 코드(CD)의 상위 4 비트가 인가되고, 제2 지연 셀(120b)에 디지털 코드(CD)의 하위 4비트가 인가되면, 제2 지연 셀(120b)의 단위 지연량은 제1 지연 셀(110b)의 단위 지연량의 1/16배에 해당할 수 있다. 따라서, 제2 지연 셀(120b)에 구비되는 램프 생성기(22b)의 출력 전압(Vo2)의 기울기는 제1 지연 셀(110b)에 구비되는 램프 생성기(21b)의 출력 전압(Vo1)의 기울기의 16배에 해당할 수 있다.
수학식 1을 참조하면, 출력 전압(Vo2)의 기울기는 제2 기준 전류(Iref2)에 비례하고, 제2 부하 커패시터(CL2)의 용량에 반비례한다. 따라서, 제2 기준 전류(Iref2)의 전류량은 제1 기준 전류(Iref1)의 전류량의 4배로 설정되고, 제2 부하 커패시터(CL2)의 용량은 제1 부하 커패시터(CL1)의 용량의 1/4배로 설정될 수 있다. 그러나, 이에 제한되는 것은 아니며, 제2 기준 전류(Iref2) 및 제2 부하 커패시터(CL2)의 용량은 제1 기준 전류(Iref1), 제1 부하 커패시터(CL1)의 용량 및 기울기의 비를 기초로 다양하게 설정될 수 있다.
도 11은 도 8의 DTC의 일 구현예를 나타내는 회로도이다.
도 11을 참조하면, 제1 지연 셀(110c) 및 제2 지연 셀(120c)은 상이한 구조를 갖는 이종의 지연 셀일 수 있다. 도시된 바와 같이, 제1 지연 셀(110c)은 도 1 내지 도 7을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 지연 셀로 구현될 수 있다. 따라서, 제1 지연 셀(110b)에 대한 중복되는 설명은 생략하기로 한다.
제2 지연 셀(120c)은 인코더(42c), 램프 생성기(22c) 및 비교기(32)를 포함할 수 있다. 제1 지연 셀(110c)과 비교하면, 제2 지연 셀(120c)은 DAC를 포함하지 않으며, 램프 생성기(22c)의 구조가 제1 지연 셀(110c)의 램프 생성기(21c)의 구조와 다를 수 있다.
제2 지연 셀(120c)의 램프 생성기(22c)는 프리차지 회로(PC2), 가변 부하 커패시터(CLV), 전류 소스(CS2) 및 스위칭 회로(SC2)를 포함할 수 있다. 인코더(42c)는 수신되는 디지털 코드의 하위 비트들(CD[m-1:0])을 기초로 써모미터(thermometer) 코드(TCD[k:0])를 생성할 수 있다. 디지털 코드의 하위 비트들(CD[m-1:0])의 개수가 m개이면, 2m-1개의 비트를 포함하는 써모미터 코드(TCD[k:0])를 생성할 수 있다. 예컨대, m이 4이면, k는 14일 수 있다. 가변 부하 커패시터(CLV)는 써모미터 코드(TCD[k:0])에 따라 용량이 가변될 수 있다.
프리차지 회로(PC2) 및 스위칭 회로(SC2)는 수신되는 클럭 신호, 예컨대 제1 클럭(CK1)에 응답하여 동작할 수 있다. 프리차지 회로(PC2) 및 스위칭 회로(SC2)는 상보적으로 동작할 수 있다. 프리차지 회로(PC2)는 출력 노드(NO2)에 연결되며, 제1 클럭(CK1)이 로직 로우일 때 턴-온 될 수 있다. 프리차지 회로(PC2)가 턴-온 되면, 가변 부하 커패시터(CLV)가 전원 전압(VDD)으로 프리차지될 수 있다. 따라서, 출력 노드(NO2)의 전압 레벨, 즉 출력 전압(Vo2)의 레벨이 전원 전압(VDD)의 레벨까지 상승할 수 있다. 이후, 스위칭 회로(SC2)가 제1 클럭(CK1)이 로직 하이일 때 턴-온 될 수 있다. 스위칭 회로(SC2)가 턴-온 되면, 제2 전류 소스(CS2)가 프리차지된 가변 부하 커패시터(CLV)로부터 제2 기준 전류(Iref2)를 디스차지할 수 있다. 이에 따라, 출력 전압(Vo2)의 레벨이 전원 전압(VDD)의 레벨로부터 감소될 수 있다.
제2 지연 셀(120c)에서, 수신되는 디지털 코드의 값에 따라 가변 부하 커패시터(CLV)의 용량이 가변되며, 가변 부하 커패시터(CLV)로부터 디스차지되는 전류는 일정하게 유지될 수 있다. 수학식 1을 참조하면, 가변 부하 커패시터(CLV)의 용량이 변경되고, 전류가 일정할 경우, 출력 전압(Vo2)의 기울기가 변경될 수 있다.
도 12는 도 11의 제2 지연 셀에 구비되는 램프 생성기의 일 구현예를 나타내는 회로도이다.
도 12를 참조하면, 램프 생성기(22c)는 프리차지 회로(PC2), 가변 부하 커패시터(CLV), 전류 소스(CS2), 스위칭 회로(SC2) 및 써모미터 제어 회로(TCC)를 포함할 수 있다.
도 12를 참조하면, 프리차지 회로(PC2)는 PMOS 트랜지스터 MP31을 포함할 수 있다. 트랜지스터 MP31의 드레인은 출력 노드(NO2)에 연결되고, 소스에 전원 전압(VDD)이 인가될 수 있다. 트랜지스터 MP31은 제1 클럭(CK1)이 로직 로우일 때 턴-온 될 수 있다.
스위칭 회로(SC2)는 NMOS 트랜지스터 MN32를 포함할 수 있다. 트랜지스터 MN32의 드레인은 출력 노드(NO2)에 연결되고, 소스는 전류 소스(CS2)에 연결될 수 있다. 트랜지스터 MN32는 제1 클럭(CK1)이 로직 하이일 때 턴-온 될 수 있다.
전류 소스(CS2)는 NMOS 트랜지스터 MN31을 포함할 수 있다. 트랜지스터 MN31의 드레인은 스위칭 회로(SC2)에 연결되고, 소스는 접지 전압에 연결될 수 있다. 트랜지스터 MN31의 게이트에 바이어스 전압(VB2)이 인가됨으로써, 트랜지스터 MN31은 제2 기준 전류(Iref2)를 생성할 수 있다.
가변 부하 커패시터(CLV)는 병렬 연결된 복수의 단위 커패시터(C)를 포함하고, 써모미터 제어 회로(TCC)는 복수의 단위 커패시터(C) 각각에 연결되는 트랜지스터들(MN0~MNk)을 포함할 수 있다. 트랜지스터들(MN0~MNk) 각각은 써모미터 코드(TCD[k:0])들의 각 비트에 응답하여 동작할 수 있다. 트랜지스터들(MN0~MNk) 각각은 대응하는 써모미터 코드(TCD[k:0])의 비트가 로직 하이일 때 턴-온 되어, 대응하는 단위 커패시터(C)에 접지 전압을 제공할 수 있다. 따라서, 써모미터 코드(TCD[k:0])들 중 로직 하이인 비트들의 개수에 따라 가변 부하 커패시터(CLV)의 용량이 결정될 수 있다.
계속하여 도 11을 참조하면, 제2 지연 셀(120c)은 도 3의 a에 도시된 바와 같이, 램프 전압의 시작 레벨을 일정하게 유지시키고, 디지털 코드의 값에 따라 램프 전압의 기울기를 가변시킴으로써, 디지털 코드의 값에 따라 지연량을 가변시킬 수 있다. 도 3을 참조하여, 전술한 바와 같이, 램프 전압의 기울기를 가변시키는 경우, 제2 지연 셀(120c)의 선형성이 낮아질 수 있다. 그러나, 제2 지연 셀(120c)은 파인 지연 셀로서, 가변 부하 커패시터(CLV)의 용량의 변화량은 매우 작아 기울기의 변경에 따른 비선형성은 크지 않다.
반면, 가변 부하 커패시터(CLV)의 용량이 변함에 따라, 제2 지연 셀(120c)은 적은양의 제2 기준 전류(Iref2)를 기초로, 적은양의 단위 지연량을 제공할 수 있다. 제2 기준 전류(Iref2)의 전류량의 적으므로, 제2 지연 셀(120c)에 구비되는 트랜지스터들(예컨대, 도 12의 트랜지스터들 MP31, MN32, MNM31 등)의 사이즈가 작을 수 있다. 따라서, 스위칭 회로(SC2) 및 전류 소스(CS2) 사이에 생성되는 기생 커패시터의 용량이 매우 작을 수 있다. 또한, 출력 전압(Vo2)의 프리차지 레벨이 전원 전압(VDD)의 레벨로 고정되어 있어, 기생 커패시터의 용량도 고정된 값을 가질 수 있다. 따라서, 제2 지연 셀(120c)은 높은 선형성을 가질 수 있다.
도 12를 참조하여 설명한 바와 같이, 본 개시의 실시예에 따른 DTC(100c)에서 코어스 지연 셀인 제1 지연 셀(110c)은 수신되는 디지털 코드의 값에 무관하게 램프 전압의 기울기가 일정하고 스위칭 회로가 차동 입력 구조를 가지는 지연 셀로 구현될 수 있으며, 파인 지연 셀인 제2 지연 셀(120c)은 수신되는 디지털 코드의 값에 따라 부하 커패시터의 용량이 가변됨으로써, 램프 전압의 기울기가 가변되는 지연 셀로 구현될 수 있다. 이와 같이, 본 실시예에 따른 DTC(100c)는 코어스 지연 셀과 파인 지연 셀이 상이한 특성을 가짐에 따라 선형성이 향상될 수 있으며, DTC(100c)의 회로 면적이 감소될 수 있다.
도 13은 본 개시의 실시예에 따른 DTC의 일 구현예를 나타내는 회로도이고, 도 14는 도 13의 DTC의 지연 셀들 각각의 코드값에 따른 지연량을 나타내는 그래프이다.
도 13 및 도 14를 참조하면, DTC(100d)는 캐스케이드 타입의 삼단(three stage) DTC일 수 있다.
DTC(100d)는 제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)을 포함할 수 있다.
제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)은 동일한 구조를 갖는 동종의 지연 셀일 수 있다. 제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)은 도 1 내지 7을 참조하여 설명한 본 개시의 실시예들에 따른 DTC에 기초한 지연 셀로 구현될 수 있다. 다시 말해서, 제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)은 수신되는 디지털 코드의 값에 무관하게 램프 전압의 기울기가 일정하고 스위칭 회로가 차동 입력 구조를 가지는 지연 셀로 구현될 수 있다.
제1 지연 셀(110d)은 12비트의 디지털 코드(CD)의 상위 네 비트(CD[11:8]) 를 기초로 입력 클럭(CKIN)을 제1 지연량 만큼 지연시킨 제1 클럭(CK1)을 출력하고, 제2 지연 셀(120d) 디지털 코드(CD)의 중간 네 비트(CD[7:4])를 기초로 제1 클럭(CK1)을 제2 지연량 만큼 지연시킨 제2 클럭(CK2)을 출력하고, 제3 지연 셀(130d)은 디지털 코드(CD)의 하위 네 비트(CD[3:0])를 기초로 입력 클럭(CKIN)을 제3 지연량 만큼 지연시킨 출력 클럭(CKDTC)을 출력할 수 있다.
도 14를 참조하면, 제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)은 고정된 지연량(즉 코드가 '0000'일 때의 지연량)을 가질 수 있으며, 지연량은 코드 값에 따라 선형적으로 증가할 수 있다. 제1 지연 셀(110d)의 단위 지연량은 제2 지연 셀(120d)의 최소 지연량과 최대 지연량 간의 차이와 동일할 수 있고, 제2 지연 셀(120d)의 단위 지연량은 제3 지연 셀(130d)의 최소 지연량과 최대 지연량 간의 차이와 동일할 수 있다. 이에 따라, 제1 지연 셀(110d), 제2 지연 셀(120d) 및 제3 지연 셀(130d)은 파이프라인 동작할 수 있다. 제1 지연 셀(110d)은 제1 코어스 지연 셀이고, 제2 지연 셀(120d)은 제2 코어스 지연 셀이며, 제3 지연 셀(130d)은 파인 지연 셀일 수 있다. 실시예에 있어서, 제3 지연 셀(130d)에는 도 11 및 도 12를 참조하여 설명한 수신되는 디지털 코드의 값에 따라 부하 커패시터의 용량이 가변됨으로써, 램프 전압의 기울기가 가변되는 지연 셀이 적용될 수 있다.
도 15는 본 개시의 실시예에 따른 DTC의 동작 방법을 나타내는 흐름도이다.
도 15는 적어도 두 개 의 지연 셀을 포함하는 DTC의 동작 방법을 나타낸다.
우선, 제1 지연 셀이 디지털 코드의 적어도 하나의 상위 비트에 기초하여 입력 클럭을 제1 지연량 만큼 지연시킨 제1 클럭을 생성할 수 있다(S10).
이후, 제2 지연 셀이 디지털 코드의 적어도 하나의 하위 비트에 기초하여 제1 클럭을 제2 지연량 만큼 지연시킨 제2 클럭을 생성할 수 있다(S20). 제2 지연 셀의 커버 범위는 제1 지연 셀의 단위 지연량과 동일하거나 적을 수 있다. 이에 따라 DTC에 구비되는 제1 지연 셀 및 제2 지연 셀은 디지털 코드의 대응하는 적어도 하나의 비트에 응답하여 파이프라인 동작을 수행할 수 있다.
도 16은 DTC의 지연 셀의 동작 방법을 나타내는 흐름도이다. 도 16의 지연 셀의 동작 방법은 도 15의 S10 단계, 즉 캐스케이드 구조의 DTC의 코어스 지연 셀의 동작에 적용되거나 또는 일 단 구조의 DTC의 동작 방법에 적용될 수 있다.
도 16을 참조하면, 지연 셀은 디지털 코드에 따른 프리차지 전압을 생성할 수 있다(S110). 예컨대, 지연 셀 내부에 구비되는 디지털-아날로그 컨버터가 디지털 코드를 기초로 프리차지 전압을 생성할 수 있으며, 프리차지 전압의 레벨은 디지털 코드의 값에 따라 가변될 수 있다.
지연 셀은 프리차지 전압을 기초로 제1 노드에 연결된 부하 커패시터를 프리차지할 수 있다(S120). 지연 셀은 프리차지 구간에 부하 커패시터를 프리차지할 수 있다. 부하 커패시터가 프리차지됨에 따라, 제1 노드의 전압 레벨이 프리차지 전압의 레벨로 설정될 수 있다.
지연 셀은 입력 클럭에 응답하여, 전류 소스가 연결된 제2 노드의 전압 레벨을 설정할 수 있다(S130). 이에 따라 전류 소스가 정상적으로 기준 전류를 생성할 수 있다. 실시예에 있어서, 지연 셀은 상기 제2 노드의 전압 레벨을 기 설정된 제어 전압 레벨로 설정할 수 있다.
이후, 지연 셀은 부하 커패시터로부터 기준 전류에 기초한 일정한 전류를 디스차지할 수 있다(S140). 전류 소스가 부하 커패시터로부터 기준 전류에 기초한 일정한 전류를 디스차지할 수 있다. S130 단계에서, 전류 소스가 정상적으로 기준 전류를 생성할 수 있도록 설정된 바, S140 단계에서, 부하 커패시터로부터 디스차지되는 전류의 양은 가변되지 않고 일정하게 유지될 수 있다. 제1 노드의 전압 레벨이 일정한 기울기로 감소될 수 있다.
지연 셀은 제1 노드의 전압 레벨을 기준 전압의 레벨과 비교하고, 비교 결과를 출력 클럭으로서 생성할 수 있다(S150).
부하 커패시터로부터 디스차지되는 전류의 양이 일정하게 유지되지 못하면 지연 셀의 선형성이 감소될 수 있다. 도 16의 DTC의 지연 셀의 동작 방법에 따르면, 지연 셀은 부하 커패시터로부터 기준 전류에 기초한 전류가 디스차지되기 전에 전류 소스가 정상적으로 기준 전류를 생성하도록 설정함으로써, DTC의 선형성을 향상시킬 수 있다.
도 17은 본 개시의 실시예에 따른 완전 디지털 위상 동기 루프를 나타내는 블록도이다.
도 17을 참조하면, 완전 디지털 위상 동기 루프(200)(이하, ADPLL)는 fractional-N PLL일 수 있다. ADPLL(200)은 기준 클럭(CKREF)에 동기된 발진 클럭(CKDCO)을 사용하는 다양한 종류의 회로에 적용될 수 있다.
ADPLL(200)은 DTC(210), 타임-디지털 컨버터(220)(이하 TDC라고 함), 디지털 로우 패스 필터(230), 디지털 전압 제어 발진기(240)(이하, DVCO라고 함), 멀티 계수 분주기(250) 및 델타-시그마 모듈레이터(260)(이하, DSM이라고 함)를 포함할 수 있다.
TDC(220)는 수신되는 클럭과 피드백 클럭(CKFB)을 비교하여, 위상 및 주파수 차이를 감지하고, 이러한 차이를 업 신호 또는 다운 신호로서 출력할 수 있다. 디지털 로우 패스 필터(230)는 TDC(220)로부터의 출력을 적분 함으로써, TDC(220)로부터의 출력 중 낮은 대역의 신호를 필터링할 수 있다. DVCO(240)는 디지털 로우 패스 필터(230)로부터의 출력에 기초하여 발진 클럭(CKDCO)을 생성할 수 있다.
멀티 계수 분주기(250)는 발진 클럭(CKDCO)을, 설정된 분주비에 따라 분주하여 피드백 클럭(CKFB)을 생성할 수 있다. 한편, ADPLL(200)의 시간-평균 분주비는 정수가 아닌 분수로 설정될 수 있다. 멀티 계수 분주기(250)는 발진 클럭(CKDCO)을 정수의 분주비로 분주하되, 매 루프마다 변경되는 정수 분주비에 따라 피드백 클럭(CKFB)을 분주함으로써, 분수의 시간-평균 분주비를 만족할 수 있다. 멀티 계수 분주기(250)는, 매 피드백 루프마다, DSM(260)의 제어 하에 설정된 정수 분주비에 따라 발진 클럭(CKDCO)을 분주할 수 있다. 단위 시간 동안 정수 분주비가 변경됨에 따라, 시간-평균 분주비는 정수가 아닌 분수값을 가질 수 있다.
DSM(260)은 멀티 계수 분주기(250)에 정수 분주비를 제공할 수 있다. 예를 들어, 멀티 계수 분주기(250)가, N-2, N-1, N, N+1, N+2 (이때, N은 정수) 중 하나의 분주비로 발진 클럭(CKDCO)을 분주할 수 있도록 설정된 경우, DSM(260)은 시간-평균 분주비가 원하는 값을 가질 수 있도록 정수 분주비 N-2, N-1, N, N+1, N+2를 매 루프마다 랜덤하게 선택하고, 선택된 정수 분주비를 멀티 계수 분주기(250)에 제공할 수 있다.
한편, 정수 분주비의 변화에 따른 위상 오차를 TDC(220)가 처리하기 위해서는 TDC(220)의 시간-해상도 및 커버 범위가 넓어야 한다. 이때, TDC(220)의 비선형성은 루프 동작에 따라 증가될 수 있으며, ADPLL(200)의 동작 특성을 열화시킬 수 있다.
따라서, 본 개시의 실시예에 따른 ADPLL(200)은 DTC(210)를 포함할 수 있으며, DTC(210)는 기준 클럭(CKREF)을 지연시킴으로써, 정수 분주비의 변화에 따른 위상 오차를 보상할 수 있다. DTC(210)는 기준 클럭(CKREF)을 지연시킨 지연 클럭을 TDC(220)에 제공할 수 있다.
이때, DSM(260)은 정수 분주비의 변화에 따른 위상 오차를 반영한 디지털 코드(CD)를 생성하고, 이를 DTC(210)에 제공할 수 있다. DTC(210)는 매 루프마다 DSM(260)으로부터 제공되는 디지털 코드(CD)에 따라 설정된 지연량 만큼 기준 클럭(CKREF)을 지연시켜 출력함으로써, 정수 분주비의 변화에 따른 위상 오차의 일부를 보상할 수 있다.
도 1 내지 16을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 중 하나가 ADPLL(200)의 DTC(210)로서 적용될 수 있다. DTC(210)의 선형성이 높으므로, ADPLL(200)의 동작 특성이 향상될 수 있다.
도 18은 본 개시의 실시예에 따른 무선 통신 장치를 나타내는 블록도이다.
무선 통신 장치(300)는 디지털 신호 처리기(310), DAC(320), ADC(330), RFIC(Radio Frequency Integrated Circuit)(340), 프런트 엔드 모듈(350) 및 안테나(ANT)를 포함할 수 있다.
디지털 신호 처리기(310)는 송신하고자 하는 정보 또는 수신 정보를 포함하는 신호를 설정된 통신 방식에 따라 처리할 수 있다. 예컨대 디지털 신호 처리기(310)는 OFDM(Orthogonal Frequency Division Multiplexing), OFDMA(Orthogonal Frequency Division Multiple access), WCDMA(Wideband Code Multiple Access), HSPA+(High Speed Packet Access+) 등의 통신 방식에 따라 신호를 처리할 수 있다.
DAC(320)는 송신하고자 하는 정보를 포함하는 디지털 신호를 아날로그 신호로 변환할 수 있으며, 변환된 송신 신호를 RFIC(340)에 제공할 수 있다.
ADC(330)는 RFIC(340)로부터 수신되는 아날로그 신호를 디지털 신호로 변환하고, 변환된 디지털 신호를 디지털 신호 처리기(310)에 제공할 수 있다.
RFIC(340)는 DAC(320)로부터 수신된 기저대역의 송신 신호의 주파수를 상향 변환하여 RF 신호를 생성할 수 있다. 또한, 수신되는 RF 신호의 주파수를 하향 변환하여 기저대역 신호를 생성할 수 있다. 이러한 주파수 변환을 위하여, RFIC(340)는 PLL(342) 및 믹서(341)를 포함할 수 있다. 믹서(341)는 PLL(342)에서 출력되는 클럭을 기초로 송신 신호의 주파수를 상향 변환하거나 또는 수신 신호의 주파수를 하향 변환할 수 있다.
PLL(342)은 도 1 내지 16을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 중 하나를 포함할 수 있다. 무선 통신 장치(300)에서 사용되는 PLL(342)은 기준 클럭을 기초로 다양한 대역의 주파수 신호를 생성할 수 있다. 따라서, PLL(342)은 fractional-N PLL일 수 있으며, DTC(343)를 포함할 수 있다. 예컨대, 도 17의 ADPLL(200)이 PLL(342)에 적용될 수 있으며, DTC(343)는 도 1 내지 16을 참조하여 설명한 본 개시의 실시예들에 따른 DTC 중 하나를 포함할 수 있다.
프런트 엔드 모듈(350)은 증폭기, 듀플렉서 등을 포함할 수 있다. 프런트 엔드 모듈(350)은 RFIC(340)로부터 제공되는 RF 송신 신호를 증폭하고, 증폭된 신호를 안테나(ANT)를 통해 송신할 수 있다. 실시예에 있어서, 무선 통신 장치(300)는 복수의 안테나(ANT)를 포함할 수 있으며, 프런트 엔드 모듈(350)은 RF 송신 신호를 주파수 대역별로 분리하여 대응하는 안테나(ANT)로 제공할 수 있다.
한편, 본 실시예에서, DTC(343)가 RFIC(340)에 구비되는 PLL(342)에 적용되는 것으로 도시되었으나, 이는 예시적인 설명일 뿐이며, DTC(343)는 기준 클럭을 기초로 생성되는 발진 클럭을 이용하는 다른 구성 요소들에도 적용될 수 있다.
도 19는 본 개시의 실시예에 따른 IoT 기기의 일 구현예를 나타내는 블록도이다.
도 19를 참조하면, IoT 기기(400)는 애플리케이션 프로세서(410), 송수신기(420), 메모리(430), 디스플레이(440), 센서(460) 및 입출력 장치(450)를 구비할 수 있다.
IoT 기기(400)는 외부와 통신하기 위한 송수신기(420)를 포함할 수 있다. 송수신기(420)는 예를 들어, 유선 근거리 통신망(Local Area Network; LAN), 블루투스(Bluetooth), Wi-fi(Wireless Fidelity), Zigbee와 같은 무선 근거리 통신 인터페이스, PLC(Power Line Communication) 또는 3G (3rd Generation), LTE (Long Term Evolution) 등 이동 통신망(Mobile cellular network)에 접속 가능한 모뎀 통신 인터페이스일 수 있다. 송수신기(420)는 전술한 본 개시의 실시예들에 따른 DTC를 포함하는 ADPLL, 예컨대, 도 17의 ADPLL(200)을 구비할 수 있다. 이에 따라 송수신기(420)의 송수신 특성이 향상되고, 소비 전류가 감소될 수 있다.
애플리케이션 프로세서(410; AP)는 IoT 기기(400)의 전반적인 동작 및 IoT 기기(400)의 구성들의 동작을 제어할 수 있다. 애플리케이션 프로세서(410)는 다양한 연산을 수행할 수 있다. 실시예에 따라, 애플리케이션 프로세서(410)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다.
센서(460)는 예를 들어, 이미지를 센싱하는 이미지 센서일 수 있다. 센서(460) 애플리케이션 프로세서(410)에 연결되어, 생성된 이미지 정보를 애플리케이션 프로세서(410)로 전송할 수 있다. 센서(460)는 신체 정보(biometric information)를 감지하는 바이오 센서일 수 있다. 센서(460)는 조도(illuminance) 센서, 음향 센서, 가속도 센서 등과 같은 임의의 센서일 수 있다.
디스플레이(440)는 IoT 기기(400)의 내부 상태정보를 표시할 수 있다. 디스플레이(440)는 터치센서(미도시)를 포함할 수 있다. 또한, 디스플레이(440)는 사용자 인터페이스(user interface)를 위한 입력 또는 출력기능 및 외관을 포함할 수 있다. 사용자는 터치센서 및 사용자 인터페이스를 통하여 IoT 기기(400)를 제어할 수 있다.
입출력 장치(450)는 터치패드, 키패드, 입력 버튼 등과 같은 입력 수단 및 디스플레이, 스피커 등과 같은 출력 수단을 포함할 수 있다.
메모리(memory, 430)는 IoT 기기(400)를 제어하는 제어 명령어코드, 제어 데이터 또는 사용자 데이터를 저장할 수 있다. 메모리(430)는 휘발성 메모리(volatile memory) 또는 불휘발성 메모리(nonvolatile memory) 중 적어도 하나를 포함할 수 있다.
IoT 기기(400)는 내부 전력 공급을 위하여 배터리를 내장하거나 외부에서 전력을 공급받는 전원 공급부를 더 포함할 수 있다. 또한 IoT 기기(400)는 저장 장치를 더 포함할 수 있다. 저장 장치는 하드디스크(HDD), 솔리드 스테이트 디스크(SSD, Solid State Disk), eMMC(embedded Multi Media Card), UFS(Universal Flash Storage)와 같은 불휘발성 매체일 수 있다. 저장 장치는 입출력 장치(450)를 통해 제공된 사용자의 정보 및 센서(460)를 통해 수집된 센싱 정보들을 저장할 수 있다.
IoT 기기(400)는 낮은 소비 전력이 요구된다. 전술한 IoT 기기(400)의 상기 구성 요소들, 예컨대 애플리케이션 프로세서(410), 송수신기(420), 메모리(430), 디스플레이(440), 센서(460) 및 입출력 장치(450) 중 적어도 일부에서 주파수 합성 회로가 사용될 수 있으며, 주파수 합성 회로는 본 개시의 실시예들에 따른 DTC를 구비할 수 있다. 이에 따라, 주파수 합성 회로의 선형성이 향상될 수 있으며, IoT 기기(400)의 소비 전력이 감소될 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 100a, 100b, 100d: 디지털-타임 컨버터 10, 10a: 디지털-아날로그 컨버터
20, 20a, 20b, 20c: 램프 생성기 30, 30a: 비교기

Claims (10)

  1. 디지털 코드의 값에 대응하는 프리차지 전압을 생성하는 디지털-아날로그 컨버터;
    상기 프리차지 전압을 기초로 제1 노드에 연결된 커패시터를 프리차지하고, 입력 클럭의 천이에 응답하여, 전류 소스에서 제공되는 기준 전류를 기초로 상기 커패시터를 차지 또는 디스차지하여 상기 제1 노드에서 램프 전압을 생성하는 램프 생성기; 및
    상기 램프 전압을 기초로 출력 클럭을 생성하는 비교기를 포함하고,
    상기 램프 생성기는,
    상기 전류 소스가 연결된 제2 노드와 상기 제1 노드 사이에 제1 전류 패스를 제공하는 제1 스위칭 회로; 및
    상기 제2 노드에 전원 전압으로부터의 제2 전류 패스를 제공하는 제2 스위칭 회로를 포함하는 디지털-타임 컨버터.
  2. 제1 항에 있어서,
    상기 디지털 코드의 값에 따라 상기 램프 전압의 시작 레벨이 가변되고, 상기 램프 전압의 기울기는 일정한 것을 특징으로 하는 디지털-타임 컨버터.
  3. 제1 항에 있어서,
    상기 제2 스위칭 회로는 상기 제1 스위칭 회로보다 먼저 턴-온 되어, 상기 전류 소스가 상기 기준 전류를 생성할 수 있도록 상기 제2 노드의 전압 레벨을 설정하는 것을 특징으로 하는 디지털-타임 컨버터.
  4. 제1 항에 있어서,
    상기 제1 스위칭 회로는, 상기 제1 노드와 상기 제2 노드 사이에 연결되는 제1 트랜지스터를 포함하고,
    상기 제2 스위칭 회로는, 상기 전원 전압과 상기 제2 노드 사이에 연결되는 제2 트랜지스터를 포함하는 디지털-타임 컨버터.
  5. 제4 항에 있어서,
    상기 제1 스위칭 회로는, 상기 입력 클럭을 지연시킨 지연 클럭에 응답하여, 상기 제1 트랜지스터의 게이트에 제1 턴-온 전압을 제공하는 제1 스위칭 제어 회로를 더 포함하고,
    상기 제2 스위칭 회로는, 상기 입력 클럭에 응답하여, 상기 제2 트랜지스터의 게이트에 상기 제1 턴-온 전압을 제공하는 제2 스위칭 제어 회로를 더 포함하는 디지털-타임 컨버터.
  6. 제5 항에 있어서,
    상기 제2 스위칭 제어 회로의 구조는 상기 제1 스위칭 제어 회로의 구조와 동일하고,
    상기 제1 턴-온 전압에 응답하여 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-온 되면, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 포화 영역에서 동작하는 것을 특징으로 하는 디지털-타임 컨버터.
  7. 제4 항에 있어서,
    상기 제1 스위칭 회로는 입력 클럭을 지연시킨 지연 클럭에 응답하여, 상기 제1 트랜지스터의 게이트에 제1 턴-온 전압을 제공하는 제1 스위칭 제어 회로를 더 포함하고,
    상기 제2 스위칭 회로는, 입력 클럭에 응답하여, 상기 제2 트랜지스터의 게이트에 제2 턴-온 전압을 제공하는 제2 스위칭 제어 회로를 더 포함하고,
    상기 램프 생성기는, 상기 제2 노드의 전압 레벨이 제어 전압의 레벨과 동일해지도록, 상기 제2 노드의 전압 레벨과 상기 제어 전압의 레벨의 차이를 증폭하고 증폭된 차이를 상기 제2 턴-온 전압으로서 출력하는 증폭기를 더 포함하는 것을 특징으로 하는 디지털-타임 컨버터.
  8. 제1 항에 있어서, 상기 디지털-아날로그 컨버터는,
    R-2R 사다리 회로망(ladder network)을 포함하는 것을 특징으로 하는 디지털-타임 컨버터.
  9. 디지털 코드의 적어도 하나의 상위 비트를 기초로 입력 클럭을 제1 지연량 만큼 지연시킨 제1 클럭을 생성하는 제1 지연 셀; 및
    상기 디지털 코드의 적어도 하나의 하위 비트를 기초로 상기 제1 클럭을 제2 지연량 만큼 지연시킨 제2 클럭을 생성하는 제2 지연 셀을 포함하고,
    상기 제1 지연 셀은,
    상기 적어도 하나의 상위 비트의 값에 대응하는 프리차지 전압을 생성하는 제1 디지털-아날로그 컨버터;
    상기 입력 클럭이 천이되면, 상기 프리차지 전압을 기초로, 상기 프리차지 전압의 레벨로부터 제1 기울기로 레벨이 변하는 제1 램프 전압을 생성하고, 상기 제1 램프 전압을 제1 출력 노드를 통해 출력하는 제1 램프 생성기; 및
    상기 제1 램프 전압의 레벨을 제1 기준 전압의 레벨과 비교하고, 비교 결과를 상기 제1 클럭으로서 생성하는 제1 비교기를 포함하는 디지털-타임 컨버터.
  10. 제9 항에 있어서, 상기 제2 지연 셀의 최대 지연량과 최소 지연량의 차이는 상기 제1 지연 셀의 단위 지연량과 같은 것을 특징으로 하는 디지털-타임 컨버터.
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