JP2014518036A

JP2014518036A - 入力クロックが失われたときｐｌｌ出力周波数を保つ装置及び方法

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Publication number: JP2014518036A
Application number: JP2014509413A
Authority: JP
Inventors: ジャンベンヨン; クリスティアンセントム; アンドリューシェルクリストファー
Original assignee: 日本テキサス・インスツルメンツ株式会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2011-05-02
Filing date: 2012-05-02
Publication date: 2014-07-24
Also published as: CN110890887B; US20120280735A1; WO2012151313A3; CN110890887A; US8446193B2; CN103650348A; WO2012151313A2

Abstract

クロック調整回路が、調整されるべき参照クロックと生成されたクロックとの間の位相関係を示すアナログチューニング信号を提供するように構成される位相検出器回路を含む。制御された発振器は、生成されたクロックを生成するように構成され、生成されたクロックは、制御された発振器の制御信号入力に印加されるアナログチューニング信号に応答して調節可能な出力周波数を有する。モード制御回路要素がトラッキングモードにあるときアナログチューニング信号のデジタル表示を生成するようにコンバータ回路要素が提供される。参照クロックが失われる事象において、参照クロックの喪失の直前に生成されたデジタル表示に基づいて制御信号入力にアナログホールドオーバー信号を提供するように、モード制御回路要素はホールドオーバーモードに切り替える。

Description

１．技術分野
本発明は、概してクロック生成回路要素に関し、特に、入力クロックが失われたとき出力クロックの周波数を維持するための回路要素に関連する。

２．関連技術の説明
有線及び無線ネットワーク用途では、シリアル通信リンクからの回復されたクロックには典型的にノイズがあり、クロック調整器又はクロックジッタクリーナーによりクリーンアップされる必要がある。クロック調整器の出力は、アナログデジタルコンバータ（ＡＤＣ）、デジタルアナログコンバータ（ＤＡＣ）、シリアライザ／デシリアライザデバイス（ＳＥＲＤＥＳ）、及び同様のものなど、他のシステム機能ブロックのための低ノイズクロック源を提供するために用いられる。このような用途において、破断したワイヤなどの通信リンクの故障、ＳＥＲＤＥＳデバイスの故障、及び同様のものに起因して、クロック調整器への入力クロックが失われる可能性がある。入力クロックが失われたとき、典型的に、クロック調整器が、数日又はそれ以上の間など長い時間期間、正確な出力周波数を維持することが通信システムにより要求される。

図１は、本質的に位相ロックループ（ＰＬＬ）である、典型的な従来技術のクロック調整回路を示す。参照クロックと呼ぶこともある、調整されるべきクロックＣＬＫＲが、位相周波数検出器１６の１つの入力にフィードされる。クロックＣＬＫＲはディバイダ１８により分周され得る。調整されたクロックＣＬＫＯが、位相検出器１６の第２の入力にフィードされ、ここで任意選択で周波数ディバイダ２０も用いられ得る。周波数ディバイダ１８及び２０は、これらの２つのクロックＣＬＫＲ及びＣＬＫＯの周波数が異なるが、互いに同相で維持されるようにし得る。位相検出器１６は典型的に、一対のＤ型フリップフロップで構成され、一方のフリップフロップがＣＬＫＲ（又はＣＬＫＲの分割されたバージョン）の立ち上がりエッジにより設定され、他方がＣＬＫＯ（又はＣＬＫＯの分割されたバージョン）の立ち上がりエッジにより設定される。両方のフリップフロップが設定されると、小さな遅延に続いて両方が同時にリセットされる。そのため、これら２つのクロックが同相である場合、同時狭パルスがこれらの２つの検出器出力において生成され得るように、立ち上がりエッジは同時となる。ＣＬＫＲの立ち上がりエッジがＣＬＫＯの立ち上がりエッジに先行する場合、出力ＵＰのパルス幅は出力ＤＮの狭いパルス幅より大きくなり、立ち上がりエッジの時間差に関連する期間に差がある。逆に、ＣＬＫＲの立ち上がりエッジがＣＬＫＯの立ち上がりエッジに続く場合、出力ＤＮのパルス幅は出力ＵＰのパルス幅より大きくなり、幅の差がこの場合も立ち上がりエッジ時間差の関数となる。

２つの出力ＵＰ及びＤＮは、チャージポンプ回路２２のそれぞれの入力に結合され、回路２２は、信号ＵＰにより制御されるハイサイドポンプ構成要素２２と信号ＤＮにより制御されるローサイドポンプ構成要素２２Ｂとを含む。チャージポンプ回路２２の詳細を図２に示す。ハイサイド構成要素２２Ａは、信号ＵＰにより制御されるスイッチ３６を介してポンプ出力２４に切り替えられ得る電流源３４Ａを含む。ローサイド構成要素２２Ｂは、信号ＤＮにより制御されるスイッチ３６Ｂを介してポンプ出力２４に切り替えられ得る電流源３４Ｂを含む。これらの２つの電流源３６Ａ及び３６Ｂは大きさが同等であり、電流源３４Ａは電流を出力２４にソースし、電流源３４Ｂは出力から電流をシンクする。後に説明するように、チャージポンプ２２の出力２４は、チャージポンプ構成要素２２Ａ及び２２Ｂによって提供される電流パルスを本質的に積分するように動作する低域フィルタに接続される。

図１に戻ると、上述したように、チャージポンプ回路の出力は、低域フィルタ２６によりフィルタされる。フィルタ２６は典型的に、出力２４と、直列接続されたキャパシタ及びレジスタの組み合わせに並列に共通接続される回路との間に接続される、単一のキャパシタの形式である。そのため、ライン３０上のフィルタの出力は、ライン２４上のフィルタ入力に直接的に接続される。ライン３０上のフィルタ出力は、誤差であるか、又は水晶ベースの電圧制御された発振器（ＶＣＸＯ）２８の制御入力に供給されるチューニング信号である。よく知られているように、電圧制御された発振器が、制御入力（チューニング信号）の変化に応答して変えられ得る周波数を有する出力信号を提供し、周波数の瞬時変化が位相の変化に対応する。発振器２８は、入力チューニング信号の大きさに基づいて参照クロックＣＬＫＲと同相であるクロックＣＬＫＯを提供するように構成される。クロックＣＬＫＲ上にあるＰＬＬループ帯域幅を超える位相ノイズが、クロックＣＬＫＯから実質的にクリーンにされることに留意されたい。

上述したように、参照クロック信号ＣＬＫＲが何らかの理由で失われている事象において、多くのシステムは、クロック調整回路要素が拡張された時間期間の間周波数を正しい値に維持することを要求とする。１つの従来技術のアプローチは、出力２４を高インピーダンスに強いることである。図３は、上側構成要素４４Ａ及び下側構成要素４４Ｂを含む代替の従来技術のチャージポンプ回路４４を示す。チャージポンプ４４の構成は、チャージポンプ２２の構成に類似し、上側及び下側電流源３４Ａ及び３４Ｂと関連するスイッチ３６Ａ及び３６Ｂとを含む。この代替のチャージポンプ４４は、通常のチャージポンプオペレーションの間閉じられる、隔離スイッチ３８Ａ及び３８Ｂを更に含む。参照クロックＣＫＬＲの喪失の事象において、クロック検出器（図示せず）の喪失がホールド信号ＶＨＯ１を生成し得、これは、スイッチ３８Ａ及び３８Ｂを開くように動作し、それにより、チャージポンプ４４の出力を出力ライン２４／３０から隔離する。ＣＫＬＲの喪失の時間において、ライン２４上のチューニング電圧は、本質的にライン２４と接地との間に接続されるキャパシタンスである低域フィルタにより維持されがちである。そのため、ライン２４／３０上のＶＣＸＯへの制御入力に対するチューニング電圧は、ＶＣＸＯ２８の周波数出力が維持されるように適所に保たれ得る。しかし、チューニング電圧は、要素４６で表される漏れ電流に主に起因して変化し得る。これらの漏れ電流は、チャージポンプ出力における漏れ電流、又はＶＣＸＯ入力又は低域フィルタ２６のキャパシタを介する漏れに起因し得、およそ１ｎＡ又はそれ以上であり得る。チューニング電圧が約１．６５Ｖ（ＶＤＤ／２又は３．３Ｖ／２）であると仮定すると及びライン２４／３０と接地との間の有効キャパシタンスが約１０ｐＦであると仮定すると、ＣＬＫＲの喪失後２時間のチューニング電圧は０．９３ボルト下がる。ＶＸＣＯの周波数利得Ｋｖｃｘｏが１００ｐｐｍ／Ｖであると仮定すると、出力周波数はちょうど２時間で７２ｐｐｍドリフトする。

参照クロックの喪失後の周波数の変化を更に低減するための、別の従来技術のアプローチは、信号ＶＨＯ１に応答してスイッチ３８Ａ及び３８Ｂを開くことにより上述したようにチャージポンプ回路の出力をまず隔離することである。また、ライン２４／３０がチャージポンプ回路４４から隔離された後、固定電圧ＶＤＤ／２がライン２４／３０に印加される。典型的に公称ＶＣＸＯチューニング電圧である電圧ＶＤＤ／２が、スイッチ４０が信号ＶＨ０２に応答して閉じられるときバッファ回路４２により提供され、信号ＶＨ０２は、参照クロックＣＬＫＲの喪失が検出されるとき信号ＶＨＯ１と共に生成される。残念なことに、このアプローチは、供給電圧、周囲温度、及びＶＣＸＯチューニング特性変動における変化にわたって正確な出力周波数を保つことができない。例えば、ラボ試験で、ＶＣＸＯチューニング特性における変化が考慮されない場合でも、そのチューニング電圧がＶＤＤ／２に保たれ、且つ、供給電圧が＋３．１５Ｖ〜＋３．４５Ｖで変わり、更に、周囲温度が−４０℃〜＋８５℃で変わるとき、典型的な市販のＶＣＸＯの出力周波数は−１０ｐｐｍ〜＋３０ｐｐｍで変わり得ることを確認している。

入力又は参照クロックが失われた後拡張された時間期間にわたって出力クロック周波数を正確に維持し得る位相ロックループを含むクロック調整システムが求められている。図面と共に下記説明を読めば当業者には明らかなように、本発明はこの改善された能力を提供する。

図１は、位相ロックループを用いる従来技術のクロック調整回路のブロック図である。

図２は、図１のクロック調整回路において用いられる従来技術のチャージポンプ回路の図である。

図３は、入力クロックの喪失後のクロック出力周波数を維持するための種々の試みを示す別の従来技術のチャージポンプ回路の図である。

図４は、本発明の一実施例を用いるクロック調整システムの図である。

図５は、図４のクロック調整システムの一部の図であり、調整器保持モードにおいて用いられるＤＡＣを含み、ＤＡＣ調整器が更にトラッキングモードにおいて用いられるＡＤＣの一部として働く。

図６は、図５のＤＡＣの詳細の幾つかを示す。

再び図面を参照すると、図４は、本発明の一実施例を用いるＰＬＬを含むクロック調整システムを示す。このシステムは、マルチプレクサ４８の入力に結合される２つの参照クロックＣＬＫＩＮ１及びＣＬＫＩＮＯのための回路要素を含み、１つのクロックが他方のバックアップとして働く。これらの２つのクロックの一つが、信号ＣＬＫＩＮ＿ＳＥＬ０及びＣＬＫＩＮ＿ＳＥＬ１に応答してホールドオーバー制御ブロック５０から発せられる信号により選択される。これらの２つのクロックの各々が、信号検出器５２Ａ及び５２Ｂの関連する喪失を有し、これらの２つの検出器の出力はホールドオーバー制御ブロック５０に送られる。これらの２つの参照クロックの一方が通常オペレーションに対して選択され、後に説明するように位相ロックループ（ＰＬＬ）の入力に接続される。選択された参照クロックは周波数ディバイダ５４に供給され、分割されたクロックが位相検出器／チャージポンプ回路１６／４４の１つの入力に供給され、チャージポンプ回路が図３の回路４４に類似する。分割されたクロック出力は、ＰＬＬロック状態を検出するために用いられるデジタルロック検出器（ＤＬＤ）５８の入力にもフィードされる。位相検出器／チャージポンプ回路１６／４４のライン２４／３０上のアナログ出力は、ＶＣＸＯ２８のためのチューニング電圧として機能する。ＶＣＸＯ２８は、更なる例として、個別の、電圧チューニング可能な水晶発振器により又は非水晶ベースのＶＣＯによっても実装され得ることに留意されたい。

ここでも、チャージポンプ回路の出力を積分する低域フィルタ２６が提供される。チューニング電圧は、ライン３２上の出力クロックＣＬＫＯの周波数を制御し、これは、ディバイダ回路６０を用いて位相検出器入力の他方の入力にフィードバックされる。フィードバッククロックは、デジタルロック検出器（ＤＬＤ）５８の別の入力にも結合される。よく知られているように、チューニング電圧はクロックＣＬＫＯの瞬時周波数を調節し、そのため、ループがロックされるとき、選択された参照クロックＣＬＫＩＮ１／ＣＬＫＩＮＯと出力クロックＣＬＫＯとの間の位相差が何らかの最低値まで低減されるようにする。更に、ＰＬＬループ帯域幅を超える参照クロックの位相ノイズも実質的に低減される。

後に更に詳細に説明するように、図４のクロック調整システムは２つの基本的動作モードを有する。通常、選択された参照クロック（ＣＬＫＩＮ１又はＣＬＫＩＮＯ）が動作中であるとき、このシステムはオペレーションのトラッキングモードにおかれる。このモードでは、チャージポンプ回路を含み、ＰＬＬがフルに動作中である。ライン２４／３０上のチューニング電圧は、チューニング電圧のデジタル表示を生成するようにＡＤＣを用いて監視される。このデジタル表示は、トラッキングモードの間中アナログチューニング電圧を追跡する。選択された参照クロックがフェイルする事象において、クロック調整システムはトラッキングモードからホールドオーバーモードに切り替えられる。トラッキングモードとホールドオーバーモードの間の更なる詳細については後述する。ホールドオーバーモードにおいて、参照クロックの喪失の直前に生成されたチューニング電圧のデジタル表示が保たれる。保たれたデジタル表示は、ＶＣＸＯが、参照クロックの喪失の直前のクロックの周波数と同じ出力クロックＣＬＫＯを生成するように、代用固定チューニング信号を生成するようにＤＡＣに関連して用いられる。チャージポンプ出力が、ＤＡＣにより生成された代用チューニング信号と干渉しないように、チャージポンプ回路の出力はＤＡＣ出力チャージポンプ回路から隔離される。例として、この隔離は、図３のチャージポンプ回路のスイッチ３８Ａ及び３８Ｂを開くことにより達成され得る。

トラッキングモードにあるとき、チャージポンプを含むＰＬＬがフルに動作中であり、チャージポンプ出力を隔離するため制御ブロック５０により生成される信号ＣＰ＿Ｔｒｉがディアサートされた状態にある。図４、図５、及び図６のＤＡＣ６６の出力は、開スイッチ７４によりチューニング電圧ライン２４／３０から隔離される。従来技術において知られているように、ＡＤＣ回路をつくるためＤＡＣをアップ／ダウンカウンタ及びコンパレータと組み合わせて用いることができる。トラッキングモードにおいて、ＤＡＣ６６は、図５に示すようにＡＤＣ回路の一部を形成する。コンパレータ７０が、ライン２４／３０上のチューニング電圧の大きさをＤＡＣ６６のバッファされた出力と比較する。１０ビットＤＡＣ６６のアナログ出力がチューニング電圧より小さい事象において、コンパレータ７０は、アップ／ダウンカウンタ７６をカウントアップモードに切り替える。１０ビットプログラム可能リップルカウンタ７６により継続的にクロックされるカウンタは、ＤＡＣ６６の出力を増大させ得る新しい値までカウントアップし得る。結果的に、ＤＡＣ６６出力の増大値は、アップ／ダウンカウンタ７６がカウントダウンし得るように、コンパレータ７０に状態を切り替えさせる。そのため、カウンタ７６によって提供される１０ビットＤＡＣ６６デジタル入力は、アナログチューニング電圧を追跡し得る。デジタル信号は、チューニング電圧が一定であるときでさも１ＬＳＢにより継続的に変化し得ることに留意されたい。ＤＡＣ６６更新レートは、リップルカウンタ７８を用いてプログラム可能値により分割されたＮ１ディバイダ６０（図４）出力に等しいプログラム可能クロックレートである。ＤＡＣ６６のスピードは、チューニング電圧がセトルしたときＶＣＸＯチューニング電圧を追跡するのに充分速ければよい。

クロック調整器システムをトラッキングモードからホールドオーバーモードに切り替えるために複数のアプローチを用いることができる。１つのアプローチは、外部的に生成される信号「ＴｏＨｏｌｄｏｖｅｒ」に応答して切り替えることである。例えば、ＦＰＧＡ又はマイクロコントローラは、ＰＬＬへの入力クロックがフェイルしたとそれが判定するとき、ＰＬＬをホールドオーバーモードに強いるため「ＴｏＨｏｌｄｏｖｅｒ」信号をアサートすることができる。第２のアプローチは、ＰＬＬが、ＤＬＤ５８によって決まるようにロック状態からロック解除状態まで遷移するとき、又は検出器５２Ａ及び５２Ｂが、選択された参照クロックがフェイルしたことを示すとき、切り替えることである。チャージポンプ回路の出力をチューニング電圧ライン２４／３０から隔離するように信号ＣＰ＿Ｔｒｉがアサートされる。アナログ出力が固定のままであるようにこのモードの間カウンタ７６のデジタル出力が保たれる。また、ブロック５０により信号Ｖｔｒがアサートされて、スイッチ７４が、アナログＤＡＣ６６出力をチューニング電圧ライン２４／３０に接続するようにし、そのため、ＶＣＸＯ２８が、参照クロックの喪失直前のクロックの同じ周波数のクロックＣＬＫＯを生成し得るようにする。

同様に、クロック調整器システムをホールドオーバーモードからトラッキングモードに切り替えるために複数のアプローチを用いることができる。１つのアプローチは、外部的に生成される信号「ＴｏＨｏｌｄｏｖｅｒ」に応答して切り替えることである。例えば、ＦＰＧＡ又はマイクロコントローラが、ＰＬＬへの入力クロックが有効であるとそれが判定するとき、ＰＬＬをトラッキングモードに強いるために信号「ＴｏＨｏｌｄｏｖｅｒ」をディアサートすることができる。第２のアプローチは、ＤＬＤ５８が、入力クロック周波数とホールドオーバークロック周波数との間の差が充分に小さいか、又は選択された参照クロックが有効であると判定するとき切り替えることである。クロック調整器システムをホールドオーバーモードからトラッキングモードに切り替えるための条件が満たされる場合、調整システムはトラッキングモードに戻り、ここで通常のＰＬＬオペレーションが再開される。

多くの応用例において、ＶＣＸＯＣＬＫＯ周波数を一層高い周波数信号まで乗算するために第１のＰＬＬに続く第２のＰＬＬ８４が用いられることが好ましいことに留意されたい。その信号がその後、所望の周波数で複数のクロック出力を生成するためディバイダ回路要素８６により分割され得る。第２のＰＬＬは、ＰＬＬ設計の当業者により構成され得る。

一つの例示の実装において、図４のブロック５６内に配置される構成要素は、共通の集積回路に実装される。その場合、ＰＬＬフィルタ２６及びＶＣＸＯ２８は、集積回路の外部にある。

ＶＣＯチューニング電圧をトラック及びホールドするために、多くの既存の低電力で高度に線形のＤＡＣアーキテクチャを用いることができ、当業者により設計され得る。一実施例において、ＤＡＣ６６は、図６に示すようにサブレンジＤＡＣであり、これは、従来の抵抗性ディバイダアーキテクチャに基づく。ＤＡＣ６６は、粗ステージ６０Ａ及び微ステージ６０Ｂを含む。各ステージは、３２個のレジスタ及び関連するスイッチ（図示せず）のアレイを含み、スイッチの状態はデジタル制御ブロック８８により制御される。粗ステージ６０Ａに対する制御信号は、１０ビットＤＡＣ制御ワードの５ＭＳＢから制御ブロック８８により得られる。微ステージ６０Ｂに対する制御信号は、制御ワードの５ＬＳＢから制御ブロック８８により得られる。粗ステージ６０Ａは、電圧参照源（図示せず）から基準電圧Ｖ_ＲＥＦを受け取る。粗ステージ６０Ａは、基準電圧Ｖ_ＲＥＦを３２個のサブレンジに分割し、５ＬＳＢから得られる制御信号が、３２個のサブレンジのどれが微ステージ６０Ｂ抵抗性ディバイダの上側及び下側端子９０Ａ及び９０Ｂに印加されるかを判定する。ＤＡＣ出力電圧はその後、微ステージ６０Ｂにおいて適切なスイッチを閉じることにより選ばれ、それにより、抵抗性ディバイダ上の所望のタップをＤＡＣ出力バッファ６８に接続する。

図５のバッファ６８、スイッチ７４、及びコンパレータ７０も図６に示されており、幾つかの付加的な構成要素が示されている。例として、ＤＡＣ出力９１とバッファ６８の中間に低域フィルタ９２が配置される。バッファ６８は、バッファの容量性駆動能力を改善するため抵抗９４を含む。また、コンパレータ７０の非反転入力も低域フィルタ９６に接続される。これらの種々の構成要素は、スイッチング遷移を低減するように及び回路のノイズ帯域を下げるように動作する。

正確なトラッキングを確実にするため、ＤＡＣ６６が単調であり低微分非直線性（ＤＮＬ）誤差値を有することが重要である。更に、ホールドオーバーモードにおける出力クロックＣＬＫＯ上の低位相ノイズを達成するため、ＤＡＣ６６及びそのバッファ６８は、低減された低周波数ノイズのために最適化されるべきである。ホールドオーバークロックＣＬＫＯ周波数精度は、ＶＣＸＯチューニング感度、ＤＡＣ６６解像度、ＤＡＣ６６精度、電源、及び周囲温度変動及び温度にわたるＶＣＸＯ特性の変動、などに関連する。

ホールドオーバーモードの間、周囲温度が著しく変動しないと仮定すると、図４のアプローチを用いる測定されたホールドオーバー周波数精度は、ＥｐｓｏｎＴｏｙｏｃｏｍの市販の１５３．６ＭＨｚＶＣＸＯ（１００ｐｐｍ／Ｖのチューニング利得Ｋｖｃｘｏ）を用いて電源及び温度変動にわたって評価された３つの異なるテスト部品に対し、＋／−３ｐｐｍ内である。このホールドオーバー精度は、ホールドオーバーモードにあるときチューニング電圧がＶＤＤ／２に保たれる図３の従来技術の方法の精度より約１０倍良好である。

このように、改良されたクロック調整システムが開示されている。このシステムの例示の実施例を或る程度詳細に説明したが、添付の特許請求の範囲に記載の本発明の趣旨及び範囲から逸脱することなく当業者により種々の変更が成され得ることを理解されたい。

Claims

クロック調整回路であって、
調整されるべき参照クロックと生成されたクロックとの間の位相関係を示すアナログチューニング信号を提供するように構成される位相検出器回路、
前記生成されたクロックを生成するように構成される制御された発振器であって、前記生成されたクロックが、前記制御された発振器の制御信号入力に印加されるアナログチューニング信号に応答して調節可能な出力周波数を有する、前記制御された発振器、
トラッキングモードとホールドオーバーモードとを含む少なくとも２つのモード間で切り替え可能なモード制御回路要素であって、前記モード制御回路要素が、前記アナログチューニング信号を前記制御された発振器の前記制御信号入力に結合するよう前記トラッキングモードで動作し、前記モード制御回路要素が、アナログホールドオーバー信号を前記制御された発振器の前記制御信号入力に結合するよう前記ホールドオーバーモードで動作する、前記モード制御回路要素、及び
前記モード制御回路要素が前記トラッキングモードにあるとき前記アナログチューニング信号のデジタル表示を生成するように、及び前記モード制御回路要素が前記ホールドオーバーモードにあるとき前記アナログホールドオーバー信号を前記制御信号入力に提供するように構成されるコンバータ回路要素、
を含み、
前記アナログホールドオーバー信号が、前記モード制御回路要素が前記トラッキングモードにあったとき生成された前記デジタル表示の一つに基づく、
クロック調整回路。
請求項１に記載のクロック調整回路であって、前記モード制御回路要素が、前記制御された発振器の前記制御信号入力から前記位相検出器の出力を隔離するように前記ホールドオーバーモードで動作する、クロック調整回路。
請求項２に記載のクロック調整回路であって、前記位相検出器回路が、前記参照クロック及び前記生成されたクロックを受け取り、且つ、前記参照クロックと前記生成されたクロックとの間の位相差に関連するパルス幅を有する少なくとも１つのデジタル出力信号を生成する、位相測定回路を含む、クロック調整回路。
請求項３に記載のクロック調整回路であって、前記位相検出器が、その後低域フィルタが続くチャージポンプ回路を更に含み、前記チャージポンプ回路がチャージを前記低域フィルタに搬送し、前記チャージが前記位相測定回路の前記デジタル出力信号の前記パルス幅によって決まる、クロック調整回路。
請求項４に記載のクロック調整回路であって、前記生成されたクロックを受け取る入力と前記位相検出器回路の入力に結合される出力とを有する第１の周波数ディバイダ回路を更に含む、クロック調整回路。
請求項５に記載のクロック調整回路であって、前記参照クロックを受け取る入力と前記位相検出器回路の別の入力に結合される出力とを有する第２の周波数ディバイダ回路を更に含む、クロック調整回路。
請求項１に記載のクロック調整回路であって、参照クロックがフェイルした後前記モード制御回路要素に前記ホールドオーバーモードに切り替えさせるクロックフェイル検出回路を更に含む、クロック調整回路。
請求項１に記載のクロック調整回路であって、前記コンバータ回路要素が、前記モード制御回路要素が前記トラッキングモードにあるとき前記制御信号入力に結合されるアナログ入力を有するアナログデジタルコンバータ回路を含み、前記アナログデジタルコンバータが、前記アナログチューニング信号の前記デジタル表示を生成するよう動作する、クロック調整回路。
請求項８に記載のクロック調整回路であって、前記コンバータ回路要素がデジタルアナログコンバータ回路を含み、前記モード制御回路要素が前のトラッキングモードにあったとき前記アナログデジタルコンバータ回路により生成されたデジタル入力に基づいて前記モード制御回路要素が前記ホールドオーバーモードにあるとき、前記デジタルアナログコンバータ回路が前記アナログホールドオーバー信号を生成する、クロック調整回路。
請求項９に記載のクロック調整回路であって、前記アナログデジタルコンバータが前記デジタルアナログコンバータを含む、クロック調整回路。
請求項１に記載のクロック調整回路であって、前記制御された発振器が電圧制御された発振器である、クロック調整回路。
クロック信号を調整する方法であって、
調整されるべき参照クロックと生成されたクロックとの間の位相差を示すアナログチューニング信号を生成すること、
前記生成されたクロックを生成するため制御された発振器を提供することであって、前記生成されたクロックが、前記制御された発振器の制御入力に印加されるアナログ信号に応答して生成されること、
前記アナログチューニング信号が前記制御された発振器の前記制御入力に結合される、オペレーションのトラッキングモードで動作すること、
オペレーションのトラッキングモードの間、前記アナログチューニング信号のデジタル表示を生成すること、及び
前記アナログチューニング信号がアナログホールドオーバー信号で置き換えられる、オペレーションのホールドオーバーモードに切り替えることであって、前記アナログホールドオーバー信号が、オペレーションの前のトラッキングモードの間生成されたアナログチューニング信号のデジタル表示に基づいて生成されること、
を含む、方法。
請求項１２に記載の方法であって、オペレーションの前記ホールドオーバーモードへの前記切り替えが前記参照クロックの喪失に応答する、方法。
請求項１３に記載の方法であって、前記参照クロックの戻りに応答してオペレーションの前記ホールドオーバーモードからオペレーションの前記トラッキングモードに切り替えることを更に含む、方法。
請求項１４に記載の方法であって、前記アナログホールドオーバー信号がデジタルアナログコンバータを用いて生成され、前記アナログチューニング信号の前記デジタル表示が前記デジタルアナログコンバータを用いて生成される、方法。
請求項１２に記載の方法であって、アナログチューニング信号を生成する前記工程が、前記生成されたクロックの周波数を分割することを含む、方法。
請求項１２に記載の方法であって、アナログチューニング信号を生成する前記工程が、前記参照クロックの周波数を分割することを含む、方法。
生成されたクロックを生成するように構成される制御された発振器と共に用いるためのクロック調整回路であって、前記生成されたクロックが、前記制御された発振器の制御信号入力に印加されるアナログチューニング信号に応答して調節可能な出力周波数を有し、前記クロック調整回路が、
位相検出器回路であって、制御された発振器が存在するとき、調整されるべき参照クロックと前記生成されたクロックとの間の位相関係を示す前記アナログチューニング信号を提供するように構成される、前記位相検出器回路、
トラッキングモードとホールドオーバーモードとを含む少なくとも２つのモード間で切り替え可能なモード制御回路要素であって、制御された発振器が存在し、且つ、前記モード制御回路要素が前記トラッキングモードで動作するとき、前記アナログチューニング信号が、前記制御された発振器の前記制御信号入力に結合されるようにし、また、制御された発振器が存在し、且つ、前記モード制御回路要素が前記ホールドオーバーモードで動作するとき、アナログホールドオーバー信号が、前記制御された発振器の前記制御信号入力に結合されるようにする、前記モード制御回路要素、及び
前記モード制御回路要素が前記トラッキングモードにあるとき前記アナログチューニング信号のデジタル表示を生成するように、及び前記モード制御回路要素が前記ホールドオーバーモードにあるとき前記アナログホールドオーバー信号を前記制御信号入力に提供するように構成されるコンバータ回路要素であって、前記アナログホールドオーバー信号が、前記モード制御回路要素が前記トラッキングモードにあったとき生成された前記デジタル表示の一つに基づく、前記コンバータ回路要素、
を含む、クロック調整回路。
請求項１８に記載のクロック調整回路であって、制御された発振器が存在するとき前記制御された発振器の前記制御信号入力から前記位相検出器の出力を隔離するため、前記モード制御回路要素が前記ホールドオーバーモードで動作する、クロック調整回路。
請求項１９に記載のクロック調整回路であって、前記位相検出器回路が、制御された発振器が存在するとき、前記参照クロック及び前記生成されたクロックを受け取り、前記参照クロックと前記生成されたクロックとの間の位相差に関連するパルス幅を有する少なくとも１つのデジタル出力信号を生成する、位相測定回路を含む、クロック調整回路。
請求項２０に記載のクロック調整回路であって、前記位相検出器がチャージポンプ回路を更に含み、前記チャージポンプ回路が、前記位相測定回路の前記デジタル出力信号の前記パルス幅によって決まる前記チャージポンプ回路の出力への全チャージを搬送する、クロック調整回路。
請求項２１に記載のクロック調整回路であって、制御された発振器が存在するとき前記生成されたクロックを受け取る入力と、前記位相検出器回路の入力に結合される出力とを有する第１の周波数ディバイダ回路を更に含む、クロック調整回路。
請求項２２に記載のクロック調整回路であって、前記参照クロックを受け取る入力と前記位相検出器回路の別の入力に結合される出力とを有する第２の周波数ディバイダ回路を更に含む、クロック調整回路。
請求項１８に記載のクロック調整回路であって、参照クロックがフェイルした後前記モード制御回路要素に前記ホールドオーバーモードに切り替えさせるクロックフェイル検出回路を更に含む、クロック調整回路。