CN107800428B - 用于数字锁相环或锁频环电路的量程和过程补偿 - Google Patents

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Abstract

公开了用于数字锁相环或锁频环电路的量程和过程补偿。一种锁定环电路，包括受控振荡器，该受控振荡器生成其频率由模拟控制信号来设定的输出信号。该模拟控制信号由第一数模转换器(DAC)响应于数字控制信号和偏置补偿电流信号而生成。该偏置补偿电流信号由第二DAC响应于补偿控制信号和偏置基准电流而生成。补偿电路响应于该输出信号的频率与基准信号的频率的比较在补偿模式期间对该补偿控制信号进行调整以驱使该输出信号的该频率与期望的频率相匹配。然后，在锁定环模式期间使用在补偿模式期间与该频率匹配条件相关联的该偏置补偿电流信号。

Description

用于数字锁相环或锁频环电路的量程和过程补偿
技术领域
本发明涉及锁定环电路(比如例如，锁相环(PLL)电路或锁频环(FLL)电路)，并且具体地涉及用在这种锁定环电路中的量程和过程补偿技术。
背景技术
数字锁相环(PLL)电路在本领域是公知的。图1示出了这种电路10的框图。电路10接收馈送至相位差检测器(PDD)12的第一输入端的基准频率信号f基准。相位差检测器12的第二输入端接收反馈频率信号f反馈。举例来讲，相位差检测器12可以包括继电型相位检测器(BBPD)或基于时间数字转换器(TDC)的相位检测器。这种相位检测器电路对本领域技术人员来说是公知的，如例如由Grollitsch等人在2010年《IEEE国际固态电路会议文摘技术论文(IEEE Int.Solid-State Circuits Conf.Dig.Tech.Papers)》中的“A 1.4psrms-period-jitter TDC-less fractional-N digital PLL with digitally controlledring oscillator in 65nm CMOS(具有采用65nm CMOS的数控环形振荡器的1.4psrms周期抖动TDC更小分数N数字PLL)”中以及Weltin-Wu等人在2008年《IEEE国际固态电路会议文摘技术论文》中的“A 3GHz Fractional-N All-Digital PLL with Precise Time-to-Digital Converter Calibration and Mismatch Correction(具有精确时间数字转换器校准和失配校正的3GHz分数N全数字PLL)”中所描述的(两个文献均通过引用结合)。相位差检测器12确定基准频率信号f基准与反馈频率信号f反馈之间的相位差并且输出指示所测得的差的数字信号D差。相位差检测器12的数字输出由数字低通滤波器(LPF)电路14进行滤波，该数字低通滤波器电路生成数字控制信号D控制。数模转换器(DAC)电路16将数字控制信号D控制转换为模拟控制信号A控制。振荡器(OSC)电路18(比如例如，流控振荡器(CCO)或压控振荡器(VCO))的控制输入端接收模拟控制信号A控制并且生成输出时钟信号f输出，该输出时钟信号的频率Fco取决于模拟控制信号A控制的幅值。振荡器电路18可以例如包括被模拟控制信号A控制偏置的环形振荡器电路。除法器电路(/N)20对输出时钟信号f输出进行N次分频以生成反馈频率信号f反馈，该反馈频率信号与基准频率进行比较以控制环路操作。环路电路因此操作以使输出时钟信号的相位锁定至基准频率信号f基准的相位，其中，输出时钟信号的频率是基准频率信号f基准的整数倍(N)。
数字低通滤波器电路14可以例如包括具有比例增益β和积分增益α的二阶滤波器。带宽补偿(BC)电路22响应于数字信号D差对β和α的值进行更新以维持PLL的恒定带宽。此补偿技术由Joshi等人在2016年IEEE电路和系统汇刊II：快速简报(IEEE Transactions onCircuits and Systems II:Express Briefs)的“Bandwidth Compensation Techniquefor Digital PLL(用于数字PLL的带宽补偿技术)”(通过引用结合)中给出教导。
图2示出了数字锁频环(FLL)电路30的框图。计数差(CD)电路32在第一输入端处接收基准计数C基准并且在第二输入端处接收反馈计数C反馈。计数差电路32是数字电路，该数字电路操作以确定接收到的计数值的差并且生成指示所测得的差的数字信号D差。然后，计数差电路32的数字输出由数字低通滤波器(LPF)电路14进行滤波从而生成数字控制信号D控制。数模转换器(DAC)电路16将数字控制信号转换为模拟控制信号A控制。振荡器(OSC)电路18(比如例如，流控振荡器(CCO)或压控振荡器(VCO))的控制输入端接收模拟控制信号A控制并且生成输出时钟信号f输出，该输出时钟信号的频率Fco取决于模拟控制信号A控制的幅值。周期计数器电路(CCC)34接收输出时钟信号f输出和基准频率信号f基准。周期计数器电路34操作以对输出时钟信号f输出的在基准频率信号f基准的每单个周期内出现的周期数进行计数。此计数为反馈计数C反馈，该反馈计数与基准计数进行比较以控制环路操作。环路电路因此操作以使输出时钟信号的频率锁定为基准频率信号f基准的频率的整数倍，其中，该整数倍由基准计数C基准的值来指定。
带隙基准(BGR)发生器电路24生成用于数模转换器电路16的基准电流i基准。数模转换器电路16可以例如包括电流导引数模转换器电路，该电流导引数模转换器电路通过致动以基准电流i基准为基准的(例如，以定义的镜像比镜像的)电流源(DAC元件)对数字控制信号的数字值作出响应。对从已致动电流源输出的电流进行求和以产生输出电流。如果振荡器电路18是流控振荡器(CCO)，则该输出电流为模拟控制信号A控制。替代性地，如果振荡器电路18是压控振荡器(VCO)，则该输出电流被转换成模拟控制信号A控制的电压。
数模转换器电路16必须具有高分辨率以便使图1的PLL 10的周期抖动和瞬时相位误差最小化或者使图2的FLL 30的周期抖动最小化。分辨率由Kdac/Fco给出，其中，Kdac是数模转换器电路16的以赫兹为单位的每位的增益并且Fco是从振荡器电路18输出的时钟信号f输出的以赫兹为单位的频率。例如，如果在频率上，所需分辨率为0.5％并且频率Fco为1GHz，则需要5MHz的Kdac。这导致需要200个DAC元件，那么这就意味着数模转换器电路16必须最少为8位DAC。
Kdac或Fco的任何变化都将改变百分比分辨率以及因此数模转换器电路16的位需求。考虑到仅有一个输出频率点，Kdac按大约1:2的比例随着过程改变(取决于技术)。因此，为了解释过程变化，有必要设计出两倍高的分辨率。为最佳情况场景进行设计，Kdac将必须在2.5Mhz到5MHz之间变化，这导致需要400个DAC元件以及相应的9位DAC。类似地，对于频率Fco的1GHz到3GHz的量程，此变化将会需要设计几乎三倍高的分辨率。因此，由于输出频率的过程和量程的变化，DAC中的元件数量由Fco(最大)/Kdac(最小)给出。在上文给出的示例中，这将会是3GHz/2.5MHz＝1200个DAC元件，因此需要11位DAC。不幸的是，数模转换器电路16的面积随着所需位数的增加而呈指数增大并且这可能引入电路设计上的巨大面积损失。
因此，需要用于量程和过程补偿的技术，该技术不需要较大的面积占用电路系统。
发明内容
在实施例中，一种锁定环电路包括：振荡器，该振荡器被配置用于生成其频率由模拟控制信号来设定的输出信号；第一数模转换器(DAC)，该第一数模转换器被配置用于响应于数字控制信号而生成该模拟控制信号，其中，该第一DAC被补偿电流信号偏置；第二DAC，该第二DAC被配置用于响应于补偿控制信号而生成该补偿电流信号，其中，该第二DAC被基准电流偏置；以及补偿电路，该补偿电路被配置用于响应于该输出信号而生成该补偿控制信号。
在实施例中，该补偿电路包括：逐次逼近寄存器，该逐次逼近寄存器存储数字代码并且其输出端被配置用于提供该数字代码作为该补偿控制信号；以及计数比较电路，该计数比较电路被配置用于在特定时间段内对该输出信号的第一周期数进行计数、将该第一数量与基准计数进行比较并且响应于该比较的结果而生成逻辑信号以用于输入到该逐次逼近寄存器中。
在实施例中，该补偿电路包括反馈电路，该反馈电路被配置用于感测该输出信号的频率并且对该补偿控制信号进行调整以在校准操作模式期间驱使该输出信号的该感测到的频率与期望的频率相匹配。
在实施例中，该补偿电路包括：频率比较电路，该频率比较电路被配置用于将该输出信号的频率与基准频率信号的频率进行比较；以及二进制搜索电路，该二进制搜索电路被配置用于响应于该频率比较电路的输出对该补偿控制信号进行调整以在校准操作模式期间驱使该输出信号的该频率与期望的频率相匹配。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式参照附图，在附图中：
图1示出了数字锁相环(PLL)电路的常规配置；
图2示出了数字锁频环(FLL)电路的常规配置；
图3示出了具有量程和过程补偿的数字锁相环电路；
图4示出了具有量程和过程补偿的数字锁频环电路；
图5是校准数模转换器的框图；以及
图6是图3和图4中的数模转换器电路的电路图。
具体实施方式
现在参照图3和图4，分别示出了包括用于量程和过程补偿的电路系统的数字锁相环(PLL)电路100和数字锁频环(FLL)电路110的框图。相同的参考号指代图1中的相同或相似结构，并且关于那些部件在此不进行进一步讨论。相反，在此的讨论将集中在不同之处上。图3的电路100与图1的电路10的不同之处在于其包括量程和过程补偿电路102。
补偿电路102包括接收输出时钟信号f输出和基准时钟信号refclk的计数比较(C+C)电路104。在实施例中，基准时钟信号可以与基准频率信号f基准相对应。C+C电路104操作以对输出时钟信号f输出的在基准时钟信号refclk的特定周期数内出现的周期数进行计数(即，对在特定时间段期间出现的周期进行计数)。然后，将此计数值与基准计数值进行比较以生成逻辑信号D计数，该逻辑信号的逻辑状态指示该计数值是高于还是低于该基准计数。将逻辑信号D计数输入到搜索电路，例如，二进制搜索电路，以及更具体地利用逐次逼近寄存器(SAR)106和相关联算法的电路。用数字代码(Dc)初始化逐次逼近寄存器106，并且响应于逻辑信号D计数的逻辑状态用算法逐位地对此数字代码(Dc)的值进行更新，以执行本领域已知的二进制搜索过程。数字代码(Dc)从逐次逼近寄存器106中输出并且被数模转换器(DAC)电路108转换以生成模拟校准电流(i校准)信号。
带隙基准(BGR)发生器电路24生成用于数模转换器电路108的基准电流i基准。数模转换器电路108可以例如包括电流导引数模转换器电路，该电流导引数模转换器电路通过致动以基准电流i基准为基准的(例如，以定义的镜像比镜像的)电流源(校准DAC元件)对数字代码(Dc)信号的数字值作出响应。在实施例中，数模转换器电路108包括4位温度计式DAC，该4位温度计式DAC包括十六个电流源，其中，每个电流源被配置用于生成是基准电流i基准的1/16的电流。数字代码(Dc)信号为4位信号，该4位信号被数模转换器电路108解码以选择所包括的电流源中的哪些电流源被致动。对从已致动的电流源输出的电流进行求和以产生模拟校准电流(i校准)信号。
模拟校准电流信号为数模转换器电路16提供基准电流。数模转换器电路16可以例如包括电流导引数模转换器电路，该电流导引数模转换器电路通过致动以模拟校准电流i校准为基准的(例如，以定义的镜像比镜像的)电流源(DAC元件)对数字控制信号的数字值作出响应。对从已致动电流源输出的电流进行求和以产生输出电流。如果振荡器电路18是流控振荡器(CCO)，则该输出电流为模拟控制信号A控制。替代性地，如果振荡器电路18是压控振荡器(VCO)，则该输出电流被(并未明确示出但在本领域中公知的电流到电压(I2V)电路)转换成模拟控制信号A控制的电压。相对而言，数模转换器电路16提供了比数模转换器电路108高得多的分辨率。
补偿电路102进一步包括复用器电路110。复用器电路包括被耦合用于接收默认数字控制信号D默认的第一数据输入端。复用器电路进一步包括被耦合用于接收从数字低通滤波器(LPF)电路14输出的数字控制信号D控制的第二数据输入端。复用器电路102的控制输入端接收基准使能(CalEN)选择信号。响应于指示电路100在校准模式下的操作的CalEN选择信号的第一逻辑状态，复用器电路102选择将第一输入端处的默认数字控制信号D默认输出到数模转换器电路16。相反地，响应于指示电路100在(相位或频率)锁定环模式下的操作的CalEN选择信号的第二逻辑状态，复用器电路102选择将第二输入端处的数字控制信号D控制输出到数模转换器电路16。
该电路在校准模式下的操作如下。将CalEN选择信号设定在第一逻辑状态并且用数字代码(Dc)的初始值来初始化逐次逼近寄存器106。此初始值被数模转换器电路108解码以便致动以基准电流i基准为基准的电流源(校准DAC元件)中的某些电流源从而生成模拟校准电流i校准。默认数字控制信号D默认被复用器应用到数模转换器电路16并且被解码以便致动以模拟校准电流i校准为基准的电流源(DAC元件)中的某些电流源。数模转换器电路16产生模拟控制信号A控制并且振荡器电路18通过生成输出时钟信号f输出对其作出响应。C+C电路104对输出时钟信号f输出的在基准时钟信号refclk的特定周期数量内出现的周期数进行计数。将该计数与基准计数进行比较以响应于比较结果设定计数信号(D计数)的逻辑值，将该逻辑值应用到逐次逼近寄存器106的输入。作为对其的响应，对存储在逐次逼近寄存器106中的数字代码(Dc)进行更新并且符合搜索算法。然后，该过程重复。随着对该过程的每次迭代，对存储在逐次逼近寄存器106中的数字代码(Dc)的更新驱使输出时钟信号f输出的频率更接近与期望的频率相匹配，该期望的频率根据基准时钟信号refclk以及默认数字控制信号D默认所指定的数模转换器电路16中已致动的电流源(DAC元件)的固定数量进行设定。当逐次逼近寄存器106中不再有要调整的位时，或者当输出时钟信号f输出的频率足够接近期望的频率时，校准模式终止。
因为此校准模式过程，模拟校准电流i校准为与期望的输出频率Fco以及当前过程参数相对应的电流。模拟校准电流i校准的最终值现在变成了数模转换器电路16在锁定环模式下的基准电流。在此实施方式中，使DAC分辨率恒定(即，i校准/M，其中，M表示DAC元件的数量)。这有效地去除了过程和量程依赖性。
对于图3的锁相环电路100，锁定环模式下的操作如下。将CalEN选择信号设定在第二逻辑状态并且存储在逐次逼近寄存器106中的数字代码(Dc)的值因为之前完成的校准模式操作而被固定。数字控制信号D控制现在被复用器应用到数模转换器电路16并且被解码以便致动以模拟校准电流i校准为基准的电流源(DAC元件)中的某些电流源。数模转换器电路16产生模拟控制信号A控制并且振荡器电路18通过生成输出时钟信号f输出对其作出响应。除法器电路(/N)20对输出时钟信号f输出进行N次分频以生成反馈频率信号f反馈。相位差检测器12将基准频率信号f基准的相位与反馈频率信号f反馈的相位进行比较。相位差检测器12确定基准频率信号f基准与反馈频率信号f反馈之间的相位差并且输出指示测得的差的数字信号D差。相位差检测器12的数字输出由数字低通滤波器(LPF)电路14进行滤波从而生成数字控制信号D控制。环路电路因此驱使输出时钟信号的相位锁定到基准频率信号f基准的相位。
对于图4的锁频环电路110，锁定环模式下的操作如下。将CalEN选择信号设定在第二逻辑状态并且存储在逐次逼近寄存器106中的数字代码(Dc)的值因为之前完成的校准模式操作而被固定。数字控制信号D控制被复用器应用到数模转换器电路16并且被解码以便致动以模拟校准电流i校准为基准的电流源(DAC元件)中的某些电流源。数模转换器电路16产生模拟控制信号A控制并且振荡器电路18通过生成输出时钟信号f输出对其作出响应。周期计数器电路(CCC)34对输出时钟信号f输出的在基准频率信号f基准的每单个周期内出现的周期数进行计数以生成反馈计数C反馈。计数差(CD)电路32确定反馈计数C反馈与基准计数C基准之间的差以生成指示该测得的差的数字信号D差。然后，计数差电路32的数字输出由数字低通滤波器(LPF)电路14进行滤波从而生成数字控制信号D控制。环路电路因此驱使输出时钟信号的频率锁定为基准频率信号f基准的频率的整数倍。
将理解的是，使用基于SAR的算法仅仅是合适搜索算法的一个示例。在一些实施例中，由于SAR固有的最少的收敛时间而优选SAR。作为替代方案，同样对本领域技术人员而言已知的一阶解决算法或破蛋(Broken Egg)算法可以代替用于搜索技术并且可以在某些实施方式是优选的。
图5示出了数模转换器电路108的框图。电路108包括多个电流分支200(1)-200(i)。每个分支包括被基准电流i基准偏置的电流源202。电流求和电路204对从电流源202输出的电流进行求和以生成校准电流i校准。由数字代码(Dc)控制的开关电路206选择性地致动电流源202。数字代码(Dc)被开关电路206解码以控制其中的开关的致动从而使得相应的电流源202能够将电流贡献给输出校准电流i校准。
图6示出了数模转换器电路108和数模转换器电路16的电路级实施方式。
数模转换器电路108优选地属于温度计式设计并且包括由多个n沟道MOS晶体管形成的第一电流镜像电路300。第一电流镜像电路300的输入引脚302被配置用于接收从带隙电路24输出的基准电流i基准。输入引脚包括输入晶体管。第一电流镜像电路进一步包括耦合至电流求和节点306的多个输出引脚304。每个输出引脚304包括输出晶体管。在实施例中，i＝16并且因此输出晶体管与输入晶体管的宽度/长度比为1:16。因此，每个输出晶体管可以拉入等于1/16(i基准)的电流。每个输出引脚304进一步包括响应于数字代码(Dc)的解码值而被致动的开关。在电流求和节点306处生成输出校准电流i校准。将理解的是，在替代性实施方式中，数模转换器电路108可以替代地具有二进制加权的或混合的(即，二进制和温度计式相结合的)设计。在任何情况下，因为数模转换器电路108是非常粗分辨率的DAC，因此与提供该数模转换器电路相关联的面积开销很少。
另一方面，数模转换器电路16是优选地属于二进制加权或混合设计并且包括由多个p沟道MOS晶体管形成的第二电流镜像电路310的非常细分辨率的DAC。第二电流镜像电路310的输入引脚312被配置用于接收从数模转换器电路108输出的校准电流i校准。输入引脚312包括输入晶体管。第二电流镜像电路310进一步包括耦合至电流求和节点316的多个输出引脚314。每个输出引脚314包括输出晶体管。在实施例中，输出引脚/输出晶体管的数量可以例如是数百，如在此关于实现期望的DAC分辨率所讨论的。在输入晶体管与每个输出晶体管之间存在特定宽度/长度比，如二进制或混合设计规格所限定的。每个输出引脚314进一步包括响应于数字控制信号D控制的解码值而被致动的开关。在电流求和节点处生成振荡器控制信号。
校准过程用于根据频率Fco和当前过程参数来设定输出校准电流i校准。在将CalEN选择信号设定为逻辑“1”并且复用器电路102选择将默认数字控制信号D默认应用到数模转换器电路16的输入时，被致动的输出引脚304的数量产生了其值与数模转换器电路16的动态范围的特定百分比相对应的输出校准电流i校准。此百分比根据两个参数被固定。第一参数为由于参数变化而引起的i校准的变化。第二参数为数模转换器电路108的量化误差。在图4至图5所示出的示例中，量化误差为+i基准/32至-i基准/32。数模转换器电路16可以在动态范围的50％到60％处安全地居中。数模转换器电路108的量化误差可以通过增加或减少位数来控制，但是由于温度变化引起的电流变化是技术相关的并且通常在20％左右。可以增大数模转换器电路16的居中从而使通过使用此技术而获得的优点最大化。
因此，数模转换器电路16的有效位数可以根据过程和量程变化减少2至3位的因数。减少2位对应于面积减少100％到200％。如本领域技术人员所已知的，DAC所占用的面积是PLL/FLL电路所占用的面积的大部分。因此，在此公开的用于量程和过程补偿的技术可以在保持期望的分辨率百分比的同时实现显著的面积节省。
前面的描述已经通过示例性且非限定性示例提供了对本发明的示例性实施例的全面且信息性的描述。然而，当结合附图和所附权利要求书进行阅读时，鉴于前面的描述，各种修改和适配对于相关领域技术人员而言可以变得显而易见。然而，本发明的教导的所有这样的以及相似的修改仍将落入如在所附权利要求书中所限定的本发明的范围之内。

Claims (16)

1.一种锁定环电路，包括：
振荡器，所述振荡器被配置用于生成其频率由模拟控制信号来设定的输出信号；
第一数模转换器，所述第一数模转换器被配置用于响应于数字控制信号而生成所述模拟控制信号，其中，所述第一数模转换器被补偿电流偏置；
第二数模转换器，所述第二数模转换器被配置用于响应于补偿控制信号而生成所述补偿电流，其中，所述第二数模转换器被基准电流偏置；以及
补偿电路，所述补偿电路被配置用于响应于所述输出信号而生成所述补偿控制信号。
2.如权利要求1所述的电路，其中，所述补偿电路包括：
逐次逼近寄存器，所述逐次逼近寄存器存储数字代码并且其输出端被配置用于提供所述数字代码作为所述补偿控制信号；以及
计数比较电路，所述计数比较电路被配置用于在特定时间段内对所述输出信号的周期的第一数目进行计数、将所述第一数目与基准计数进行比较并且响应于所述比较的结果而生成逻辑信号以用于输入到所述逐次逼近寄存器中；
其中，响应于所述逻辑信号对所述数字代码进行更新。
3.如权利要求2所述的电路，其中，所述补偿电路进一步包括复用电路，所述复用电路被配置用于在校准操作模式期间将所述数字控制信号的默认值应用到所述第一数模转换器。
4.如权利要求3所述的电路，其中，所述复用电路被配置用于在锁定环操作模式期间将所述数字控制信号的环路值应用到所述第一数模转换器。
5.如权利要求4所述的电路，其中，所述电路为锁相环，进一步包括：
除法器电路，所述除法器电路被配置用于对所述输出信号做除法并且生成反馈信号；以及
相位比较器电路，所述相位比较器电路被配置用于将所述反馈信号的相位与基准频率信号的相位进行比较；
其中，所述数字控制信号的所述环路值来源于所述相位比较的结果。
6.如权利要求4所述的电路，其中，所述电路为锁频环，进一步包括：
周期计数器电路，所述周期计数器电路被配置用于相对于基准信号的周期对所述输出信号的周期的第二数目进行计数；以及
计数比较电路，所述计数比较电路被配置用于将所述第二数目与第二基准计数进行比较；
其中，所述数字控制信号的所述环路值来源于所述计数比较的结果。
7.如权利要求1所述的电路，其中，所述补偿电路包括反馈电路，所述反馈电路被配置用于感测所述输出信号的频率并且调整所述补偿控制信号以在校准操作模式期间驱使所述输出信号的所述感测到的频率与期望的频率相匹配。
8.如权利要求7所述的电路，其中，所述补偿电路进一步包括复用电路，所述复用电路被配置用于在所述校准操作模式期间将所述数字控制信号的默认值应用到所述第一数模转换器。
9.如权利要求8所述的电路，其中，所述复用电路被配置用于在锁定环操作模式期间将所述数字控制信号的环路值应用到所述第一数模转换器。
10.如权利要求9所述的电路，其中，所述电路为锁相环，进一步包括：
除法器电路，所述除法器电路被配置用于对所述输出信号做除法并且生成反馈信号；以及
相位比较器电路，所述相位比较器电路被配置用于将所述反馈信号的相位与第二基准频率信号的相位进行比较；
其中，所述数字控制信号的所述环路值来源于所述相位比较的结果。
11.如权利要求9所述的电路，其中，所述电路为锁频环，进一步包括：
周期计数器电路，所述周期计数器电路被配置用于相对于基准信号的周期对所述输出信号的周期的第二数目进行计数；以及
计数比较电路，所述计数比较电路被配置用于将所述第二数目与第二基准计数进行比较；
其中，所述数字控制信号的所述环路值来源于所述计数比较的结果。
12.如权利要求1所述的电路，其中，所述补偿电路包括：
频率比较电路，所述频率比较电路被配置用于将所述输出信号的频率与基准频率信号的频率进行比较；以及
搜索电路，所述搜索电路被配置用于响应于所述频率比较电路的输出来调整所述补偿控制信号以在校准操作模式期间驱使所述输出信号的所述频率与期望的频率相匹配。
13.如权利要求12所述的电路，其中，所述补偿电路进一步包括复用电路，所述复用电路被配置用于在所述校准操作模式期间将所述数字控制信号的默认值应用到所述第一数模转换器。
14.如权利要求13所述的电路，其中，所述复用电路被配置用于在锁定环操作模式期间将所述数字控制信号的环路值应用到所述第一数模转换器。
15.如权利要求14所述的电路，其中，所述电路为锁相环，进一步包括：
除法器电路，所述除法器电路被配置用于对所述输出信号做除法并且生成反馈信号；以及
相位比较器电路，所述相位比较器电路被配置用于将所述反馈信号的相位与第二基准频率信号的相位进行比较；
其中，所述数字控制信号的所述环路值来源于所述相位比较的结果。
16.如权利要求14所述的电路，其中，所述电路为锁频环，进一步包括：
周期计数器电路，所述周期计数器电路被配置用于相对于基准信号的周期对所述输出信号的周期的第二数目进行计数；以及
计数比较电路，所述计数比较电路被配置用于将所述第二数目与第二基准计数进行比较；
其中，所述数字控制信号的所述环路值来源于所述计数比较的结果。
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