CN103650348A - 用于当输入时钟丢失时保持pll输出频率的装置和方法 - Google Patents
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Abstract
本发明涉及一种时钟调节电路，其包括相位检测器电路，所述相位检测器电路经配置提供指示要被调节的参考时钟与生成的时钟之间相位关系的模拟调谐信号。受控的振荡器，其经配置产生所生成的时钟，其中所述生成的时钟具有可调节的输出频率，并响应于被施加于所述受控振荡器的控制信号输入端的模拟调谐信号。变换器线路，其被提供当所述模式控制线路在跟踪模式时，产生所述模拟调谐信号的数字表示。在参考时钟丢失的情况下，所述模式控制线路切换到保存模式，以便基于在所述参考时钟丢失之前刚产生的数字表示，向所述控制信号输入端提供模拟保存信号。
Description
技术领域
本发明主要涉及时钟生成线路，尤其是，涉及用于保持输入时钟丢失时的输出时钟的频率的线路。
背景技术
对于有线和无线网络应用来说，从串行通信链路恢复的时钟通常是具有噪音的，其需要被时钟调节器或时钟抖动清除器清除。时钟调节器的输出被用于为其他系统功能块，例如模数变换器（ADC）、数模变换器（DAC）、串行器/解串器（SERDES）等提供低噪音时钟源。在这样的应用中，由于通信链路的失效，例如断线、SERDES装置的失效等，对时钟调节器的输入时钟会丢失。当输入时钟丢失时，通信系统通常需要所述时钟调节器保持精确的输出频率很长时间，例如几天或更长。
图1示出锁相环（PLL）是必不可少的典型现有技术的时钟调节电路。有时候被称为参考时钟的被调节时钟CLKR被馈入相位频率检测器16的一个输入端。时钟CLKR可以被分频器18划分成频率。调节时钟CLKO被馈入相位检测器16的第二输入端，可选的频率分配器20也可以被用于所述第二输入端。分频器18和20允许两个时钟CLKR和CLKO的频率不同，但是彼此仍然保持同相。相位检测器16通常由一对D型触发器组成，其中一个触发器被设置为CLKR的上升沿（或CLKR的分频型式），以及另一个被设置为CLKO的上升沿（或CLKO的分频型式）。一旦两个触发器被设置，在很短的延迟后，两个触发器被同时复位。因此，如果两个时钟同相，所述上升沿会是并行的，使得瞬时窄脉冲会在两个检测器输出端产生。如果CLKR的上升沿领先CLKO的上升沿，输出端UP的脉冲宽度会大于输出端DN的窄脉冲宽度，其不同之处在于上升沿时差的持续时间。相反，如果CLKR的上升沿跟随CLKO的上升沿，那么，输出端DN的脉冲宽度会大于输出端UP的脉冲宽度，其宽度差是所述上升沿时差的函数。
两个输出端UP和DN被联接到电荷泵电路22的相应输入端，其中电路22包括由信号UP控制的高侧泵组件22A以及由信号DN控制的低侧泵组件22B。电荷泵电路22的细节如图2所示。高侧组件22A包括电流源34A，其可以通过由信号UP控制的开关36A的方式，被切换到泵输出端24。低侧组件22B包括电流源34B，其可以通过由信号DN控制的开关36B的方式，被切换到泵输出端24。两个电流源36A和36B幅值相等，其中电流源34A向输出端24提供电流，以及电流源34B从所述输出端吸收电流。正如将要描述的，电荷泵22的输出端24被连接到低通滤波器，其操作实质整合由电荷泵组件22A和22B提供的电流脉冲。
返回图1，正如之前所指出的，所述电荷泵电路的输出由低通滤波器26过滤。滤波器26通常是连接在输出端24与电路公共地端之间的单个电容与串联连接的电容和电阻的组合并联连接的形式。因此，在线30上的滤波器的输出端被直接连接到在线24上的滤波器输入端。在线30上的滤波器输出是被提供给基于压控振荡器（VCXO）28的晶体的控制输入端的误差或调谐信号。众所周知，压控振荡器提供具有频率的输出信号，其中所述频率可以响应于控制输入（调谐信号）的变化而被改变，以及频率对应于相位变化而同时改变。振荡器28经配置基于输入调谐信号的幅度，提供与参考时钟CLKR同相的时钟CLKO。需要指出的是，存在于时钟CLKR上的超出PLL环路带宽的相位噪声被从时钟CLKO清除。
正如之前所指出的，在由于某些原因参考时钟信号CLKR丢失的情况下，许多系统需要时钟调节线路在延长的时间段内将频率保持在正确值。一个现有技术方案是将输出端24强制为高阻。图3示出可代替的现有技术电荷泵电路44，其包括上部组件44A和下部组件44B。电荷泵44的构造类似于电荷泵22的构造，其包括上部和下部电流源34A和34B，以及关联的开关36A和36B。可代替的电荷泵44进一步包括在正常电荷泵操作期间是闭合的隔离开关38A和38B。在参考时钟CKLR丢失的情况下，时钟检测器（未示出）的丢失会生成保持信号VHOl，其将操作断开开关38A和38B，从而将电荷泵44的输出端与输出线24/30隔离。在CLKR丢失的时候，线24上的调谐电压会倾向于被所述低通滤波器保持，其中所述低通滤波器是被连接在线24与接地端之间的电容。因此，对线24/30上的VCXO的控制输入端的调谐电压会被保持就位，以便VCXO28的频率输出被保持。不过，主要由于由元件46表示的泄漏电流，所述调谐电压会改变。这些泄漏电流可以归属于电荷泵输出端或VCXO输入端或通过低通滤波器26的电容泄漏的泄漏电流，并且其可以是1nA或更大的等级。假设所述调谐电压是大约1.65V（VDD/2或3.3V/2）并且假设在线24/30与接地端之间的有效电容是大约10uF，那么在CLKR丢失后的两个小时，所述调谐电压会下降到0.93伏。假设VXCO的频率增益Kvcxo是l00ppm/V，则输出频率会在短短两个小时内漂移72ppm。
为了在参考时钟丢失后降低频率的变化，另一个现有技术方案是如上所述通过响应于信号VHOl断开开关38A和38B，首先将所述电荷泵电路的输出端隔离。此外，在线24/30已经从电荷泵电路44隔离后，固定的电压VDD/2被施加于线24/30。当参考时钟CLKR丢失被检测后，当开关40响应于和信号VHO1一起产生的信号VHO2被闭合时，通常是标称VCXO调谐电压的电压VDD/2由缓冲电路42提供。不幸的是，这种方案不能随着供电电压、环境温度的变化以及VCXO调谐特性的变化，保持精确的输出频率。例如，实验室测试已经证实，即使不考虑VCXO调谐特性的变化，对于典型的商用VCXO，当其调谐电压被保持在VDD/2，并且供电电压在+3.15V与+3.45V之间改变，并且环境温度在-40C与+85C之间改变时，其输出频率可以在-10ppm与+30ppm之间改变。
这就需要包括锁相环的时钟调节系统，其能够在输入或参考时钟已经丢失后，在延长的时间段内，精确保持输出时钟频率。正如对在结合随附绘图阅读本发明的下列详细描述后的本领域技术人员来说是显而易见的一样，本发明提供这种改进的功能。
附图说明
图1示出现有技术的采用锁相环的时钟调节电路的框图。
图2示出被用于图1的时钟调节电路的现有技术电荷泵电路的示意图。
图3示出另一个现有技术电荷泵电路的示意图，其示出在输入时钟丢失后，保持时钟输出频率的各种尝试。
图4示出采用本发明的一个实施例的时钟调节系统的示意图。
图5示出图4时钟调节系统的一部分的示意图，其包括用于调节器保持模式的DAC，其中所述DAC进一步起用于所述调节器跟踪模式的ADC的一部分的作用。
图6示出图5的DAC的某些细节。
具体实施方式
再次参考所述绘图，图4示出包括采用本发明的一个实施例的PLL的时钟调节系统。所述系统包括用于两个参考时钟CLKIN1和CLKINO的线路，所述两个参考时钟被连接到多路复用器48的输入端，其中所述一个参考时钟充当另一个的备份。所述两个时钟中的一个由来自响应于信号CLKIN_SEL0和CLKIN_SEL1的保存控制块50的信号选择。所述两个时钟中的每个具有信号检测器52A和52B的关联丢失，其中所述两个检测器的输出被发送到保存控制块50。所述两个参考时钟中的一个被选中用于正常操作，并被连接到将要描述的锁相环（PLL）的输入端。被选中参考时钟被提供给分频器54，被分频的时钟被提供给相位检测器/电荷泵电路16/44的一个输入端，其中所述电荷泵电路类似于图3的电路44。被分频的时钟输出端也被馈入到用于检测PLL锁定状态的数字锁定检测器（DLD）58的输入端。相位检测器/电荷泵电路16/44的线24/30上的模拟输出充当XO28的调谐电压。需要指出的是，VCXO28还可以通过进一步的示例方式，由离散的电压可调的晶体振荡器或基于非晶体的VCO实施。
再说一次，整合所述电荷泵电路输出的低通滤波器26被提供。所述调谐电压控制在线32上的输出时钟CLKO的频率，其被反馈到通过分频器电路60的方式输入的所述相位检测器的另一个输入端。所述反馈时钟还被连接到数字锁定检测器（DLD）58的另一个输入端。众所周知，所述调谐电压调节时钟CLKO的瞬时频率，以便当所述环路被锁定时，被选中参考时钟CLKIN1/CLKINO与输出时钟CLKO之间的相位差被降低到某个最小值。进一步地，超出PLL环路带宽的所述参考时钟的相位噪声也被降低。
正如将要详细解释的，图4的时钟调节系统具有两个基本操作模式。正常时，当被选中参考时钟（CLKIN1或CLKINO）可使用时，所述系统被置于操作跟踪模式。在所述模式中，所述PLL是全面可使用的，包括所述电荷泵电路。利用ADC监测在线24/32上的所述调谐电压，以便产生所述调谐电压的数字表示。所述数字表示跟踪整个跟踪模式的模拟调谐电压。在被选中参考时钟失效的情况下，所述时钟调节系统被从跟踪模式切换到保存模式。所述跟踪模式与保存模式之间切换的更多细节在后面讨论。在所述保存模式中，刚好在所述参考时钟丢失之前的所述调谐电压的数字表示被保持。所述保持数字表示结合DAC被用于产生替代固定调谐信号，以便所述VCXO在所述参考时钟刚刚丢失之前，产生相同时钟频率的输出时钟CLKO。所述电荷泵电路的输出端与DAC输出电荷泵电路隔离，以便所述电荷泵输出端不干扰由所述DAC产生的替代调谐信号。通过示例的方式，这种隔离可以通过断开图3的电荷泵电路的开关38A和38B实现。
当处于跟踪模式时，包括所述电荷泵的PLL是完全可使用的，用于隔离所述电荷泵输出端，由控制块50产生的信号CP_Tri处于拉高状态。图4、5和6的DAC66的输出端与调谐电压线24/30被断开的开关74隔离。正如在本领域是众所周知的一样，DAC可以结合加减计数器和比较器被用于创建ADC电路。在所述跟踪模式中，DAC66形成如图5所示的ADC电路的一部分。比较器70将线24/30上的调谐电压的幅度与DAC66的缓冲输出做比较。在10位DAC66的模拟输出小于所述调谐电压的情况下，比较器70将加减计数器76切换到累加计数模式。由10位可编程波纹计数器76连续计时的计数器会累加计数到新的值，这会导致DAC66的输出增加。最终，DAC66输出端的增加值会导致比较器70切换状态，以便增减计数器76将累减计数。因此，由计数器76提供的10位DAC66数字输入将跟踪所述模拟调谐电压。需要指出的是，即使当所述调谐电压是恒定的时，所述数字信号会连续改变一个LSB。DAC66更新率是利用波纹计数器78可编程的时钟速率，其等于由可编程值分频的Nl分频器60（图4）的输出。当所述调谐电压已经固定时，DAC66的速度只需要快到足以跟踪所述VCXO调谐电压。
多个方案可以被用于将所述时钟调节器系统从所述跟踪模式切换到保存模式。一个方案是响应于外部生成的信号“保存”切换。例如，当FPGA或微控制器确定对所述PLL的输入时钟失效时，其可以断言“保存”信号，以便强迫所述PLL为保存模式。当所述PLL从锁定状态变换到由DLD58确定的未锁定状态时，或当检测器52A和52B指示被选中参考时钟已经失效时，第二方案切换。
信号CP_Tri被断言，以便将所述电荷泵电路的输出端与调谐电压线24/30隔离。在这个模式期间，计数器76的数字输出被保持，以便所述模拟输出端保持固定。此外，信号Vtr被块50断言，以便开关74将模拟DAC66的输出端连接到调谐电压线24/30，以便VCXO28刚好在所述参考时钟丢失之前，将产生相同时钟频率的时钟CLKO。
同样，多个方案可以被用于将所述时钟调节器系统从所述保存模式切换到跟踪模式。一个方案是响应于外部生成的信号“保存”返回切换。例如，当FPGA或微控制器确定对所述PLL的输入时钟有效时，其可以去断言信号“保存”，以便强迫所述PLL返回到跟踪模式。当DLD58确定所述输入时钟频率域所述保存时钟频率之间的差值足够小或被选中参考时钟是有效的时，第二方案切换返回。一旦用于将所述时钟调节器系统从所述保存模式切换返回到跟踪模式的条件满足，所述调节系统会恢复原状，返回到所述PLL被恢复的跟踪模式。
需要指出的是，对于许多应用，跟随所述第一PLL的第二PLL84被优选用于乘积VCXO CLKO频率到更高的频率信号。接着，所述信号可以被分频器线路86分频，以便生成期望频率的多个时钟输出。所述第二PLL可以由PLL设计领域中的技术人员构造。
在一个示例性实施中，被布置在块56内的组件在通用集成电路中实施。在那样的情况下，PLL过滤器26和VCXO28在所述集成电路外部。
许多现有的低功耗、高线性度DAC架构可以被用于跟踪和保持VCO调谐电压，并且可以由本领域的技术人员设计。在一个实施例中，DAC66是如图6所示的子范围DAC，其基于经典的电阻分压器架构。DAC66包括粗糙级60A和精细级60B。每个级包括32个电阻的阵列和关联的开关（未指明），其开关的状态由数字控制块88控制。用于粗糙级60A的控制信号由控制块88的10位DAC控制字的5MSBs导出。用于精细级60V的控制信号由控制块88的控制字的5LSBs导出。粗糙级60A接收参考电压源（未示出）的参考电压Vref。粗糙级60A将参考电压Vref分成32个子范围，其中，从确定32个子范围的5LSBs推导的控制信号被施加于精细级60B电阻分压器的上部和下部端子90A和90B。接着，通过关闭精细级60B中的适当开关，DAC输出电压被选中，从而将所述电阻分压器上的期望分接头连接到DAC输出缓冲器68。
图5的缓冲器68、开关74和比较器70也在图6中示出，另外一些附加的组件被示出。通过示例的方式，低通滤波器92被布置在DAC输出端91与缓冲器68中间。缓冲器68包括改善所述缓冲器的容性驱动能力的电阻94。此外，比较器70的非反相输入也被连接到低通滤波器96。这些不同组件操作降低开关瞬态和降低所述电路的噪声带宽。
为了确保精确跟踪，DAC66是单调的并且具有低差分非线性（DNL）误差值是很重要的。进一步地，为了实现在所述保存模式中的输出时钟CLKO的低相位噪声，DAC66及其缓冲器68应当被优化用于降低低频噪声。保存时钟CLKO频率精度与VCXO调谐灵敏度，DAC66分辩率，DAC66精度，电源和环境温度变化以及VCXO特性随着温度变化等相关。
假设所述环境温度在所述保存模式期间不明显改变，使用EpsonToyocom的商用153.6MHz的VCXO（100ppm/V的调谐增益Kvcxo），对于随着电源和温度变化评估的三个不同测试部件，使用图4方案所测量的保存频率精度在+/-3ppm。这种保存精度比当在保存模式时，调谐电压被保持在VDD/2的图3的现有技术方法好大约10倍。
因此，改善的时钟调节系统已经被公开。虽然所述系统的示例性实施例已经相当详细地描述，但是应当理解，在不偏离由附属权利要求限定的本发明精神和范围的情况下，本领域的技术人员可以做出各种改变。
Claims (24)
1.一种时钟调节电路，其包括：
相位检测器电路，其经配置提供指示要被调节的参考时钟与生成的时钟之间相位关系的模拟调谐信号；
受控的振荡器，其经配置产生所生成的时钟，其中所述生成的时钟具有可调节的输出频率，并响应于被施加于所述受控振荡器的控制信号输入端的模拟调谐信号；
在至少两个模式之间可切换的模式控制线路，其包括跟踪模式和保存模式，其中在所述模式控制线路操作在所述跟踪模式时，将所述模拟调谐信号连接到所述受控振荡器的控制信号输入端，在所述模式控制线路操作在所述保存模式时，将模拟保存信号连接到所述受控振荡器的控制信号输入端；以及
变换器线路，当所述模式控制线路在所述跟踪模式时，所述变换器线路经配置产生所述模拟调谐信号的数字表示，当所述模式控制线路在所述保存模式时，所述变换器线路向所述控制信号输入端提供所述模拟保存信号，其中，所述模拟保存信号基于当所述模式控制线路在所述保存模式时产生的数字表示中的一个。
2.根据权利要求1所述的时钟调节电路，其中操作在所述保存模式的所述模式控制线路将所述相位检测器的输出端与所述受控振荡器的控制信号输入端隔离。
3.根据权利要求2所述的时钟调节电路，其中所述相位检测器电路包括相位测量电路，其接收所述参考时钟和生成的时钟，并产生至少一个数字输出信号，其中所述数字输出信号具有和所述参考时钟与所生成的时钟之间的相位差相关的脉冲宽度。
4.根据权利要求3所述的时钟调节电路，其中所述相位检测器进一步包括跟随在低通滤波器后面的电荷泵电路，其中所述电荷泵电路向所述低通滤波器输送电荷，所述电荷由所述相位测量电路的数字输出信号的脉冲宽度确定。
5.根据权利要求4所述的时钟调节电路，其进一步包括第一分频器电路，所述第一分频器电路具有接收所述生成的时钟的输入端和被连接到所述相位检测器电路的输入端的输出端。
6.根据权利要求5所述的时钟调节电路，其进一步包括第二分频器电路，所述第一分频器电路具有接收所述参考时钟的输入端和被连接到所述相位检测器电路的另一个输入端的输出端。
7.根据权利要求1所述的时钟调节电路，其进一步包括时钟失效检测电路，其促使所述模式控制线路在参考时钟失效后，切换到所述保存模式。
8.根据权利要求1所述的时钟调节电路，其中所述变换器线路包括具有模拟输入端的模数变换器电路，当所述模式控制线路在所述跟踪模式时，所述模拟输入端被连接到控制信号输入端，所述模数变换器操作产生所述模拟调谐信号的数字表示。
9.根据权利要求8所述的时钟调节电路，其中所述变换器线路包括数模变换器电路，当所述模式控制线路在所述保存模式时，所述数模变换器电路基于当所述模式控制线路在之前的跟踪模式时，由所述模数变换器电路产生的数字输入，产生模拟保存信号。
10.根据权利要求9所述的时钟调节电路，其中所述模数变换器包括数模变换器。
11.根据权利要求1所述的时钟调节电路，其中所述受控振荡器是电压控制的振荡器。
12.一种调节时钟信号的方法，其包括：
产生指示要被调节的参考时钟与生成的时钟之间相位差的模拟调谐信号；
提供产生生成的时钟的受控振荡器，其中所述生成的时钟响应于被施加于所述受控振荡器的控制输入端的模拟信号生成；
操作在操作跟踪模式，其中所述模拟调谐信号被连接到所述受控振荡器的控制输入端；
在操作的跟踪模式期间，生成所述模拟调谐信号的数字表示；以及
切换到操作的保存模式，其中所述模拟调谐信号被模拟保存信号替代，其中所述模拟保存信号基于在之前的操作跟踪模式期间生成的所述模拟调谐信号的数字表示来生成。
13.根据权利要求12所述的方法，其中所述切换到所述操作的保存模式响应于所述参考时钟丢失。
14.根据权利要求13所述的方法，其进一步包括从所述操作的保存模式切换返回到操作的跟踪模式，作为对所述参考时钟返回的响应。
15.根据权利要求14所述的方法，其中所述模拟保存信号使用数模变换器生成，以及其中所述模拟调谐信号的数字表示使用所述数模变换器产生。
16.根据权利要求12所述的方法，其中所述产生模拟调谐信号的步骤包括对所生成的时钟分频。
17.根据权利要求12所述的方法，其中所述产生模拟调谐信号的步骤包括对所述参考时钟分频。
18.一种用于受控振荡器的时钟调节电路，其经配置产生所生成的时钟，其中所述生成的时钟具有可调节的输出频率，并响应于被施加于所述受控振荡器的控制信号输入端的模拟调谐信号，所述时钟调节电路包括：
相位检测器电路，当存在受控的振荡器时，其经配置提供指示要被调节的参考时钟与生成的时钟之间相位关系的模拟调谐信号；
在至少两个模式之间可切换的模式控制线路，其包括跟踪模式和保存模式，以便当存在受控的振荡器并且所述模式控制线路操作在所述跟踪模式时，将所述模拟调谐信号连接到所述受控振荡器的控制信号输入端，以及当存在受控的振荡器并且所述模式控制线路操作在所述保存模式时，将模拟保存信号连接到所述受控振荡器的控制信号输入端；以及
变换器线路，当所述模式控制线路在所述跟踪模式时，所述变换器线路经配置产生所述模拟调谐信号的数字表示，当所述模式控制线路在所述保存模式时，所述变换器线路向所述控制信号输入端提供所述模拟保存信号，其中，所述模拟保存信号基于当所述模式控制线路在所述保存模式时产生的数字表示中的一个。
19.根据权利要求18所述的时钟调节电路，其中当存在受控的振荡器时，操作在所述保存模式的所述模式控制线路操作将所述相位检测器的输出端与所述受控振荡器的控制信号输入端隔离。
20.根据权利要求19所述的时钟调节电路，其中当存在受控的振荡器时，所述相位检测器电路包括相位测量电路，其接收所述参考时钟和生成的时钟，并产生至少一个数字输出信号，其中所述数字输出信号具有和所述参考时钟与所生成的时钟之间的相位差相关的脉冲宽度。
21.根据权利要求20所述的时钟调节电路，其中所述相位检测器进一步包括电荷泵电路，其中所述电荷泵电路输送到电荷泵电路输出端的总电荷由所述相位测量电路的数字输出信号的脉冲宽度确定。
22.根据权利要求21所述的时钟调节电路，其进一步包括第一分频器电路，其中所述第一分频器电路具有当存在受控的振荡器时，接收所述生成的时钟的输入端和被连接到所述相位检测器电路的输入端的输出端。
23.根据权利要求22所述的时钟调节电路，其进一步包括第二分频器电路，所述第一分频器电路具有接收所述参考时钟的输入端和被连接到所述相位检测器电路的另一个输入端的输出端。
24.根据权利要求18所述的时钟调节电路，其进一步包括时钟失效检测电路，其促使所述模式控制线路在参考时钟失效后，切换到所述保存模式。
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