CN113364432B

CN113364432B - 一种参考时钟信号丢失检测电路

Info

Publication number: CN113364432B
Application number: CN202110454690.8A
Authority: CN
Inventors: 许江涛; 段颖哲; 李浩琦; 程博
Original assignee: Xian Jiaotong University
Current assignee: Xian Jiaotong University
Priority date: 2021-04-26
Filing date: 2021-04-26
Publication date: 2023-06-09
Anticipated expiration: 2041-04-26
Also published as: CN113364432A

Abstract

本发明公开了一种参考时钟信号丢失检测电路，分别是高电平宽度检测电路、低电平宽度检测电路和LOS信号生成电路，高电平宽度检测电路的输入为整形后方波时钟CK和低使能信号EN_b，输出为信号A；低电平宽度检测电路的的输入为整形后方波时钟CK和低使能信号EN_b，输出为信号B；信号A、B作为LOS信号生成电路的输入，LOS信号生成电路的输出为最终的标志位信号LOS，是整个电路的判断结果。本发明可以解决现有参考时钟丢失检测电路存在的问题。

Description

一种参考时钟信号丢失检测电路

技术领域

本发明涉及一种可以检测输入时钟信号是否丢失的电路结构，涉及数模混合电路芯片技术领域，尤其适用于锁相环电路等需要参考时钟输入的电路系统，可作为其中的子模块使用。

背景技术

随着集成电路的快速发展，不论是模拟电路还是数字电路都需要一个精确的、高频时钟。常见的时钟产生方式可以分为利用晶振产生、利用环形振荡器产生和利用锁相环模块产生。晶体振荡器可以提供频率稳定的干净的信号，但是由于晶振的特殊性，只能产生特定频率的、较低频的正弦波信号。简单的环形振荡器可以使用级联形式的反向电路实现，因为不采用占用面积较大的电感电容元件，环形振荡器集成度高，芯片面积小，但同时相位噪声性能较差，无法实现较高的输出频率。对于锁相环电路，输入参考时钟的频率范围决定了锁相环的输出时钟的频率范围，因此有必要检测输入频率是否在所需要的范围内。当参考信号的频率低于要求频率时，认为参考信号丢失。当参考时钟丢失时，可将锁定电路启动，使输出保持原有状态不变。因此电路能否灵敏、简洁地检测到参考信号频率的变化就成了关键。

传统的参考时钟丢失检测电路是基于组合逻辑和数字计数器的，往往需要一定数量的数字模块和一定规模的计数器，增大电路开销。另外，这也要求设计人员拥有较强的数字电路综合能力，这会增加设计难度、给设计带来一定困难。传统结构的信号检测模块时基于计数结果判断参考信号是否丢失的，所以由于计数器的存在，错误需要积累一段时间后才能被识别到，检测电路不能实时反应出输入参考时钟状态，往往在错误发生一段的时间后才能做出反应，增加了错误传到输出的机会，此时的振荡器的输出已经发生了不可逆转的错误。以上提到的三点都是现有信号检测模块的缺点。

发明内容

为了弥补现有参考时钟信号丢失检测电路的不足，本发明提出了一种参考时钟丢失检测电路。

电路端口：使能端口EN_b，低有效；输入端口有REF_CK，为参考信号输入端口；寄存器端口CTR_REG，为外部寄存器写入端口，可控制检测频率的大小；输出端口LOS，为信号丢失检测结果的标志位。

参考信号REF_CK接电路整形模块输入，输出为CK。数字控制位CTR_REG接解码器输入，输出为开关控制字S0:2。信号丢失检测电路核心模块的输入为经过整形的方波时钟CK、解码器的输出开关控制字S0:2和低使能信号EN_b，输出为信号丢失检测结果标志位LOS。可将信号丢失检测电路核心模块分为三部分，分别是高电平宽度检测电路、低电平宽度检测电路和LOS信号生成电路。高电平宽度检测电路的输入为整形后方波时钟CK和低使能信号EN_b，输出为信号A；低电平宽度检测电路的的输入为整形后方波时钟CK和低使能信号EN_b，输出为信号B；信号A、B作为LOS信号生成电路的输入，LOS信号生成电路的输出为最终的标志位信号LOS，是整个电路的判断结果。

高电平宽度检测模块的连接关系为晶体管NMOS M0的源极接电源电压VDD和开关管M4、M5、M6的一端，栅极接EN_b，漏极接电阻R0一端。电阻R0另一端接电阻R1和开关管M6的另一端。电阻R1的另一端接电阻R2一端和开关管M5另一端。电阻R2另一端接电阻R3一端和开关管M4另一端。电阻R3另一端接M1漏极和C0一端。晶体管PMOS M1栅极接方波时钟CK，源极接地和电容C0另一端。

低电平宽度检测模块的连接关系为晶体管PMOS M2源极接电源电压VDD和电容C1一端，栅极接CK，漏极接电阻R4一端和电容C1另一端。电阻R4另一端接电阻R5一端和开关管M7一端。电阻R5另一端接电阻R6一端和开关管M8一端。电阻R6另一端接电阻R7一端和开关管M9一端。电阻R7另一端接晶体管PMOS M3漏极和开关管M7、M8、M9另一端。晶体管PMOS M3漏极接电阻R7另一端和开关管M7、M8、M9另一端，栅极接使能信号EN_b经过反相器后的输出，源极接地。

LOS信号产生电路连接关系为信号A接缓冲器输入，信号B接反相器输入，缓冲器和反相器的输出分别接二输入或非门的两个输入端口。或非门输出接D触发器的低使能端口EN，D触发器的数据端D接电源电压VDD，时钟输入端CK接整形后方波时钟CK，输出端Q是整个电路的输出，作为信号丢失检测结果LOS。

本发明提出了一种全新的参考信号检测电路，完全摆脱了传统的参考信号检测电路的结构。传统结构下的检测模块需要复杂的数字逻辑，因此要求设计人员具有一定的数字电路的综合能力。另外还需要一些计数器模块，这增大了电路的开销和设计难度。另外由于计数器的存在，当参考信号发生错误时需要积累一定的时间才能被后级电路识别，因此传统的结构不能及时将错误识别出来。综上，传统的参考信号检测电路存在设计复杂、电路开销大、不能及时将错误识别等问题。这种结构下的电路不需要计数器和复杂的数字逻辑，大大简减小了设计难度。另外由于不需要计数器，因此当输入的参考信号一旦发生错误就可以检测出来，增加了电路的灵敏度；同时，当错误发生时电路也可以被及时修正，保证输出的正确性。

因此这种参考信号丢失检测电路的设计十分简单，便于设计。并且具有很高的配适性，可以根据实际需求完成多频率、多占空比检测。而且这种电路结构可以将错误实时的检测出来，能够把电路的错误减到最小。这种电路可以解决现有参考时钟丢失检测电路存在的问题。

附图说明

图1是本发明参考信号丢失检测电路框图结构

图2是检测电路的核心检测模块

图3是输入参考时钟信号丢失时的各节点波形示意图

图4是输入参考时钟信号存在时的各节点波形示意图

具体实施方式

一种参考时钟丢失检测电路框图结构如附图1所示，其端口包括晶体振荡器产生的参考时钟输入端口REF_CK、数字控制位输入端口CTR_REG和信号丢失检测结果输出端口LOS。其功能模块包括将晶体振荡器输入的正弦波转化为占空比为50％方波的整形电路、对数字控制位信号进行解码的解码器电路、以及对应所需检测频率的核心检测模块。整形模块的功能是将外部晶体振荡器产生的正弦波信号转化为占空比为50％的方波型号，方波频率可与参考信号成比例关系，常用的电路结构可以是单转双放大器、D触发器等基本电路。解码器的功能是对相应控制位进行解码，以控制不同频率对应开关的闭合和断开，与检测不同频率范围相配适的，例如可采用2：4解码器，利用两位数字控制字检测四个不同的频率。核心检测模块的功能是检测输入参考时钟是否符合预设频率要求，其中预设频率可在设计过程中根据实际应用要求确定，一旦芯片产出其可以检测的频率就被确定。其中整形电路和解码器电路不做相应要求，可以采用任意达到要求的电路结构配合频率检测核心模块使用。核心检测模块电路结构如附图2所示，包括上下两部分对称结构、简单的组合逻辑和一个D触发器，其中上半部分电路用于检测高电平时间，下半部分用于检测低电平时间，由简单的组合逻辑形成D触发器的使能信号。检测高电平宽度电路由使能管M0(NMOS)、开关S2：0、电阻R3:0、检测高电平晶体管M1(NMOS)、储能电容C0组成。检测低电平宽度电路由反相器、使能管M3(PMOS)、开关S2：0、电阻R7：4、检测低电平晶体管M2(PMOS)、储能电容C0组成，其中S2:0的导通或关断由解码器输出控制，电阻阻值R3＝R4、R2＝R5、R1＝R6、R0＝R7，电容值C0＝C1。A、B信号可以反应出高低电平宽度的检测结果，可通过如图2中最简单组合逻辑生成DFF的使能信号EN，控制D触发器是否工作。所用到的D触发器时钟为整形电路的输出时钟CK，数据输入端口D接高电平常为高，输出端口Q为LOS信号，输出整个参考频率时钟检测模块的结果。

当模块接入晶体振荡器产生的正弦信号时，首先进入整形模块中，将REF_CK转化为占空比为50％的方波信号CK，CK可以实时跟随参考时钟的频率变化。同时，解码器也将数字控制位进行解码，控制核心检测模块中对应的开关的闭合或断开。附图2中展示了一种由低电平使能的核心检测模块，当EN_b信号为低时，M0和M3导通，检测开始。由于S0、S1、S2开关不同闭合情况时可检测的频率不同，表1总结了附图2电路中不同开关情况时串联在电路中的电阻R大小，0表示开关打开，1表示闭合。当CK为低时，M1导通，节点B被迅速拉到GND，M2关断，节点A以电流I(由公式1决定的)大小对电容C0充电。

其中VDD表示电源电压，I表示电流大小，U_A为节点A电压大小，R为此时接入电路的电阻大小，根据开关情况按附表1查找。

附表1开关开启关断的不同情况所对应的电阻值大小

开关S2S1S0	000	001	010	011	100	101	110	111
									阻值大小R	R0+R1+R2+R3	R3	R3+R2	R3+R2	R1+R2+R3	R3	R3+R2	R3

电容上存储的电荷量Q、电容容值C和两极板间电压U之间的关系为公式(2)，

Q＝CU (2)

其中Q表示电容上存储的电荷量，C表示电容容值大小，U表示电容两极板间电压差。

而电流大小的定义为单位时间内通过的电荷量

其中I表示电流大小，Q表示电荷量，t表示时间。

因此以大小一定的电流对电容进行充电遵循的关系为

随着节点A电压的不断升高，电流I也随之改变，最终节点A按照公式(5)进行充电，节点A最终能到达的电压大小取决于充电的时间的长短，即CK高电平时间长度。

由于节点A后接数字逻辑，认为到1/2VDD时就可满足翻转关系。

当CK为低时，M1关断，节点A被立刻拉到VDD，节点B也能按照公式5(公式中U_A换为U_B即可，U_B表示节点B电压大小)从VDD开始放电。同样的，认为当其下降到1/2VDD以下时即可被后级数字逻辑识别。

当CK频率较低时，经过上述分析并结合附图3理解这一过程。此时REF_CK的频率很低经过波形整形模块将正弦波转化为同频率的方波CK，当CK为高时，M1导通节点A被直接拉到GND；CK为低时，M1截止，VDD对电容C0充电，由于时钟频率很低，节点A可以在CK为高电平时充到高于1/2VDD(最高为VDD)，被后级的逻辑门识别到。当CK为低时，M2导通，节点B被拉到VDD；当CK为高时，M2截止，节点B可到低于1/2VDD(最低为GND)，被后级的逻辑门识别到。此时所对应的信号EN的布尔表达式为公式6所示，波形如附图3所示。

D触发器在EN为低电平时使能，由于电路中有传播延迟的存在，在CK的上升沿来时，EN信号还是为低，即将高电平读出，输出端口LOS常为高，标志着输入时钟频率低于所需要的频率，即参考时钟信号丢失。此时配合其他模块可立刻锁定电路，使得电路立刻维持在错误发生之时，阻止了把错误的输入传到输出的可能。

当CK频率较高时，结合附图4理解这一过程。同样的，波形整形模块将正弦波参考信号REF_CK转化为同频率的方波CK，在CK为高时,M1导通M2截止；CK为低时，M1截止M2导通。但由于此时CK频率很高，节点A、节点B的充放电时间很短，使其来不及变化1/2VDD，后级数字逻辑门感知不到变化，使能信号EN常为高，D触发器不能工作，输出LOS端口常为GND，此时标志着输入时钟频率高于所需要的频率，即参考信号没有丢失，电路可以正常工作。

在附图2电路结构中所对应的各个节点信号波形示意图如附图3、4说明，当输入参考时钟信号频率高于设定频率时，输出端LOS常为低；当频率低于所设定频率时，LOS输出高电平。LOS端口的高低信号表现可以作为检测输入参考时钟信号是否丢失的标志。

从附表1中可以看到改变开关的接通或关断可以改变电阻大小，从而改变充放电电流大小以检测不同的频率，因此根据开关的控制方式不同，附图2中的电路结构可以检测4个精确的频率值，将输入参考时钟的检测范围分成五段进行检测，有充足的检测空间。

当然这种参考信号丢失检测也可以有其他变形搭配，例如

1.结合分频器或倍频器使用。在输入整形模块中加入分频器，可以减轻后级检测电路的压力，这对于高速时钟是十分必要的。或者加入倍频器，对于较低频率的信号检测而言，这种结构需要的RC大小会比较大，在版图设计中会占有较大面积，不利于芯片规模最小化，加入倍频器可有效减小面积。

2.整形模块产生的波形也不只是拘泥于占空比为50％的方波信号。例如只对时钟的频率感兴趣可以只检测整个周期长度，利用一个首尾相接的D触发器，可以实现对输入参考时钟的二分频，此时只需要检测高电平或低电平时间(即核心检测模块的上半部分或下半部分)就可以了。根据实际的使用需求，可以简化电路，减小设计规模。

3.核心检测模块中的使能端口EN_b不是必须的，但为了使电路上电无误，建议加入。

4.核心检测模块中所设定的电阻、电容个数以及开关的连接方式只是一种示例，可以根据实际需要检测的频率要求改变电阻电容个数，或改为并联等形式、或者调整为固定电阻值，利用开关改变电容值等方式，或者电容电阻值可以同时由开关控制等方式。

5.核心检测模块中要求电阻值和电容值相对应，但通过合理地设计其值，可以用来检测任意占空比的电路。

6.此种检测方法极大的依赖工艺，若要使检测值准确，需要在电路中添加相应的dummy电阻电容，合理安排版图布局，产出后也需要做相应的修调。

7.附图2中生成使能信号EN的逻辑是最简单的一种形式，这样产生的延迟也会比较短，在实际应用中应该充分考虑传播延迟的大小，设计相应的组合逻辑电路。

若电路不方便设计D触发器，可以直接用EN信号作为标志，当检测到EN信号有电平翻转时认为输入信号频率比所设定频率高，没有翻转时认为输入信号频率较低。甚至在不关心占空比的情况下，可以只使用半边电路，利用节点A或节点B的信号作为检测结果。

Claims

1.一种参考时钟信号丢失检测电路，其特征在于，参考信号REF_CK接电路整形模块输入，输出为方波时钟CK；数字控制位CTR_REG接解码器输入，输出为开关控制字S0:2；信号丢失检测电路核心模块的输入为经过整形的方波时钟CK、解码器的输出开关控制字S0:2和低使能信号EN_b，输出为信号丢失检测结果标志位LOS。可将信号丢失检测电路核心模块分为三部分，分别是高电平宽度检测电路、低电平宽度检测电路和LOS信号生成电路，高电平宽度检测电路的输入为整形后方波时钟CK和低使能信号EN_b，输出为信号A；低电平宽度检测电路的的输入为整形后方波时钟CK和低使能信号EN_b，输出为信号B；信号A、B作为LOS信号生成电路的输入，LOS信号生成电路的输出为最终的标志位信号LOS，是整个电路的判断结果；

高电平宽度检测模块，晶体管PMOS M0的源极接电源电压VDD和开关管M4、M5、M6的一端，栅极接EN_b，漏极接电阻R0一端；电阻R0另一端接电阻R1和开关管M6的另一端，电阻R1的另一端接电阻R2一端和开关管M5另一端，电阻R2另一端接电阻R3一端和开关管M4另一端，电阻R3另一端接晶体管NMOS M1漏极和电容C0一端，晶体管NMOS M1栅极接方波时钟CK，源极接地和电容C0另一端；

低电平宽度检测模块，晶体管PMOS M2源极接电源电压VDD和电容C1一端，栅极接方波时钟CK，漏极接电阻R4一端和电容C1另一端，电阻R4另一端接电阻R5一端和开关管M7一端，电阻R5另一端接电阻R6一端和开关管M8一端，电阻R6另一端接电阻R7一端和开关管M9一端，电阻R7另一端接晶体管NMOS M3漏极和开关管M7、M8、M9另一端，晶体管NMOS M3漏极接电阻R7另一端和开关管M7、M8、M9另一端，栅极接使能信号EN_b经过反相器后的输出，源极接地；

LOS信号产生电路，信号A接缓冲器输入，信号B接反相器输入，缓冲器和反相器的输出分别接二输入或非门的两个输入端口，或非门输出接D触发器的低使能端口EN，D触发器的数据端D接电源电压VDD，时钟输入端CK接整形后方波时钟CK，输出端Q是整个电路的输出，作为信号丢失检测结果LOS。

2.根据权利要求1所述的一种参考时钟信号丢失检测电路，其特征在于，将输入参考信号的频率通过控制电阻、电容网络充放电转化为电容上的电压变化，最终经过逻辑门检测转化为信号丢失标志位，其中电阻电容网络充电时间可以通过开关控制来改变。

3.根据权利要求1所述的一种参考时钟信号丢失检测电路，其特征在于，在输入方波时钟为高时，电容C0从GND开始被充电，其电压变化可被逻辑电路所检测到。

4.根据权利要求1所述的一种参考时钟信号丢失检测电路，其特征在于，在输入方波时钟为低时，电容C1从VDD开始向地放电，其电压变化可被逻辑电路所检测到。