KR20230174462A - 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치 및 이의 제어 방법 - Google Patents

딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치 및 이의 제어 방법 Download PDF

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KR20230174462A
KR20230174462A KR1020220075410A KR20220075410A KR20230174462A KR 20230174462 A KR20230174462 A KR 20230174462A KR 1020220075410 A KR1020220075410 A KR 1020220075410A KR 20220075410 A KR20220075410 A KR 20220075410A KR 20230174462 A KR20230174462 A KR 20230174462A
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delay time
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clock
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KR1020220075410A
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황인철
남강원
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강원대학교산학협력단
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    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

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Abstract

본 발명에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치는 클럭 신호가 입력되어 통과되는 클럭 경로부, 데이터 신호가 입력되어 통과되는 데이터 경로부 및 출력 신호를 출력하되 상기 출력 신호의 종류가 상기 클럭 신호에 영향을 받는 제1 제어 상태 또는 상기 출력 신호의 종류가 상기 클럭 신호에 영향을 받지 않는 제2 제어 상태로 제어되는 클럭 반영부를 각각 포함하고, 상호 전기적으로 직렬 연결된 복수의 디지털-타임 컨버터 셀; 및 최선단의 디지털-타임 컨버터 셀에 상기 클럭 신호가 입력된 제1 시점으로부터 상기 복수의 디지털-타임 컨버터에 의한 딜레이 시간이 경과된 제2 시점에 최후단의 디지털-타임 컨버터 셀에서 상기 데이터 신호가 출력되도록 상기 복수의 디지털-타임 컨버터 셀 각각의 상기 클럭 반영부를 제어하는 제어 신호를 출력하는 제어부;를 포함할 수 있다.

Description

딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치 및 이의 제어 방법{Digital-to-time converter apparatus for controlling delay time method thereof}
본 발명은 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치 및 이의 제어 방법에 관한 것으로, 더욱 상세하게는, 배치 위치와 클럭 반영부의 제어 상태에 따라 상이한 디지털-타임 컨버터 셀의 셀 딜레이 시간을 이용하여 딜레이 시간을 정밀하게 제어할 수 있는 디지털-타임 컨버터 장치 및 이의 제어 방법에 관한 것이다.
디지털-시간 변환기(DTC: Digital-to-time converters)는 디지털 제어 워드(digital control word)를 사용하여 신호 경로의 전파 지연을 조정함으로써 디지털 신호(digital signal)를 시간 간격 신호(time interval signal)로 변환한다.
DTC는, 예를 들어, 부분 N 위상 고정 루프(fractional-N phase-locked-loop) 디자인, 시간 인터리브(time-interleaved) 아날로그-디지털 변환기(ADC: analog-to-digital converter), 시간 교정기(time calibration) 등과 같은 다양한 응용 분야에서 사용될 수 있다.
일반적으로 DTC는 전류원에 따라 충전 커패시터를 충전하거나 저항과 커패시터를 충전하여 전압 램프를 생성하고, 디지털 제어 워드에 해당하는 지연을 갖는 출력 전압을 출력한다.
예를 들어, DTC는 가변 기울기 DTC(variable slope DTC)의 경우와 같이, 전압 램프의 슬로프를 변경하여 지연을 생성하거나, 또는 일정한 기울기 DTC(constant slope DTC)의 경우와 같이, 전압 램프의 슬로프가 일정하거나 실질적으로 일정하게 유지되는 동안 시작 전압을 변경하여 지연을 생성할 수 있다. 이 중에서 일정한 기울기 DTC는 가변 기울기 DTC보다 이론적 선형성이 향상될 수 있는데, 이는 서로 다른 입력 기울기로 인한 서로 다른 검출기 지연을 피할 수 있기 때문이다.
한국공개특허 제10-2018-0106805호
본 발명은 배치 위치와 클럭 반영부의 제어 상태에 따라 상이한 디지털-타임 컨버터 셀의 셀 딜레이 시간을 제1 내지 제3 셀 딜레이 시간으로 결정하고, 각 셀 딜레이 시간이 요청 딜레이 시간과 동일해지도록 복수의 디지털-타임 컨버터 셀 각각의 클럭 반영부의 제어 상태를 제어함으로써, 딜레이 시간을 정밀하게 제어할 수 있는 디지털-타임 컨버터 장치 및 이의 제어 방법을 제공하고자 한다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시 예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치는 클럭 신호가 입력되어 통과되는 클럭 경로부, 데이터 신호가 입력되어 통과되는 데이터 경로부 및 출력 신호를 출력하되 상기 출력 신호의 종류가 상기 클럭 신호에 영향을 받는 제1 제어 상태 또는 상기 출력 신호의 종류가 상기 클럭 신호에 영향을 받지 않는 제2 제어 상태로 제어되는 클럭 반영부를 각각 포함하고, 상호 전기적으로 직렬 연결된 복수의 디지털-타임 컨버터 셀; 및 최선단의 디지털-타임 컨버터 셀에 상기 클럭 신호가 입력된 제1 시점으로부터 상기 복수의 디지털-타임 컨버터에 의한 딜레이 시간이 경과된 제2 시점에 최후단의 디지털-타임 컨버터 셀에서 상기 데이터 신호가 출력되도록 상기 복수의 디지털-타임 컨버터 셀 각각의 상기 클럭 반영부를 제어하는 제어 신호를 출력하는 제어부;를 포함할 수 있다.
바람직하게, 상기 제어부는 상기 클럭 반영부에 의한 딜레이 시간을 제1 세부 딜레이 시간으로 결정하고, 상기 데이터 경로부에 의한 딜레이 시간을 제2 세부 딜레이 시간으로 결정하고, 상기 클럭 경로부에 의한 딜레이 시간을 제3 세부 딜레이 시간으로 결정할 수 있다.
바람직하게, 상기 제어부는 상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제1 셀 딜레이 시간으로 결정하고, 상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀 보다 뒷단에 연결되고 상기 클럭 반영부가 상기 제2 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제2 셀 딜레이 시간으로 결정하고, 상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀 보다 앞단에 연결되고 상기 클럭 반영부가 상기 제2 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제3 셀 딜레이 시간으로 결정할 수 있다.
바람직하게, 상기 제어부는 상기 제1 세부 딜레이 시간 및 상기 제2 세부 딜레이 시간을 합산하여 상기 제1 셀 딜레이 시간으로 결정하고, 상기 제2 세부 딜레이 시간을 상기 제2 셀 딜레이 시간으로 결정하고, 상기 제3 세부 딜레이 시간을 상기 제3 셀 딜레이 시간으로 결정할 수 있다.
바람직하게, 상기 제어부는 디지털-타임 컨버터 장치에 요청되는 요청 딜레이 시간에 대응하여 상기 복수의 디지털-타임 컨버터 셀 중에서 어느 하나의 디지털-타임 컨버터 셀의 상기 클럭 반영부가 상기 제1 제어 상태로 제어되고, 상기 복수의 디지털-타임 컨버터 셀 중에서 나머지의 디지털-타임 컨버터 셀의 상기 클럭 반영부가 상기 제2 제어 상태로 제어되도록 상기 제어 신호를 출력할 수 있다.
바람직하게, 상기 제어부는 상기 복수의 디지털-타임 컨버터 셀 각각에 의한 셀 딜레이 시간의 합이 상기 요청 딜레이 시간이 되도록 상기 제어 신호를 출력할 수 있다.
본 발명에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법은 클럭 신호가 입력되어 통과되는 클럭 경로부, 데이터 신호가 입력되어 통과되는 데이터 경로부 및 출력 신호를 출력하되 상기 출력 신호의 종류가 상기 클럭 신호에 영향을 받는 제1 제어 상태 또는 상기 출력 신호의 종류가 상기 클럭 신호에 영향을 받지 않는 제2 제어 상태로 제어되는 클럭 반영부를 각각 포함하고, 상호 전기적으로 직렬 연결된 복수의 디지털-타임 컨버터 셀 중에서 최선단의 디지털-타임 컨버터 셀에 상기 클럭 신호가 입력된 제1 시점으로부터 상기 복수의 디지털-타임 컨버터에 의한 딜레이 시간이 경과된 제2 시점에 최후단의 디지털-타임 컨버터 셀에서 상기 데이터 신호가 출력되도록 제어부가 상기 복수의 디지털-타임 컨버터 셀 각각의 상기 클럭 반영부를 제어하는 제어 신호를 출력하는 단계;를 포함하는 특징으로 하는
바람직하게, 본 발명에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법은 상기 제어부가 상기 클럭 반영부에 의한 딜레이 시간을 제1 세부 딜레이 시간으로 결정하고, 상기 데이터 경로부에 의한 딜레이 시간을 제2 세부 딜레이 시간으로 결정하고, 상기 클럭 경로부에 의한 딜레이 시간을 제3 세부 딜레이 시간으로 결정하는 단계;를 더 포함할 수 있다.
바람직하게, 본 발명에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법은 상기 제어부가 상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제1 셀 딜레이 시간으로 결정하고, 상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀 보다 뒷단에 연결되고 상기 클럭 반영부가 상기 제2 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제2 셀 딜레이 시간으로 결정하고, 상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀 보다 앞단에 연결되고 상기 클럭 반영부가 상기 제2 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제3 셀 딜레이 시간으로 결정하는 단계;를 더 포함할 수 있다.
바람직하게, 본 발명에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법은 상기 제어부가 상기 제1 세부 딜레이 시간 및 상기 제2 세부 딜레이 시간을 합산하여 상기 제1 셀 딜레이 시간으로 결정하고, 상기 제2 세부 딜레이 시간을 상기 제2 셀 딜레이 시간으로 결정하고, 상기 제3 세부 딜레이 시간을 상기 제3 셀 딜레이 시간으로 결정하는 단계;를 더 포함할 수 있다.
바람직하게, 상기 제어 신호를 출력하는 단계는 상기 제어부가 디지털-타임 컨버터 장치에 요청되는 요청 딜레이 시간에 대응하여 상기 복수의 디지털-타임 컨버터 셀 중에서 어느 하나의 디지털-타임 컨버터 셀의 상기 클럭 반영부가 상기 제1 제어 상태로 제어되고, 상기 복수의 디지털-타임 컨버터 셀 중에서 나머지의 디지털-타임 컨버터 셀의 상기 클럭 반영부가 상기 제2 제어 상태로 제어되도록 상기 제어 신호를 출력하는 단계;를 포함할 수 있다.
바람직하게, 상기 제어 신호를 출력하는 단계는 상기 제어부가 상기 복수의 디지털-타임 컨버터 셀 각각에 의한 셀 딜레이 시간의 합이 상기 요청 딜레이 시간이 되도록 상기 제어 신호를 출력하는 단계;를 포함할 수 있다.
본 발명에 따르면, 배치 위치와 클럭 반영부의 제어 상태에 따라 상이한 디지털-타임 컨버터 셀의 셀 딜레이 시간을 제1 내지 제3 셀 딜레이 시간으로 결정하고, 각 셀 딜레이 시간이 요청 딜레이 시간과 동일해지도록 복수의 디지털-타임 컨버터 셀 각각의 클럭 반영부의 제어 상태를 제어함으로써, 딜레이 시간을 정밀하게 제어할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 구성을 도시한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치에 포함된 어느 하나의 디지털-타임 컨버터 셀의 내부 구성을 도시한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치에 포함된 어느 하나의 디지털-타임 컨버터 셀의 회로도이다.
도 4는 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 직렬 연결된 복수의 디지털-타임 컨버터 셀의 회로도이다.
도 5 내지 도 7은 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 클럭 신호와 데이터 신호의 타이밍의 제1 내지 제3 예를 도시한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법의 순서도이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본 발명을 특정한 실시 형 태에 대해 한정하려는 것이 아니며, 본 발명의 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/ 또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대 해서는 유사한 참조 부호가 사용될 수 있다.
본 문서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징(예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 문서에서, "A 또는 B", "A 또는/및 B 중 적어도 하나", 또는 "A 또는/및 B 중 하나 또는 그 이상" 등의 표현 은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 또는 B", "A 및 B 중 적어도 하나", 또는 "A 또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는(3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
본 문서에서 사용된 "제1", "제2", "첫째", 또는 "둘째" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중 요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 예를 들면, 제1 사용자 기기와 제2 사용자 기기는, 순서 또는 중요도와 무관하게, 서로 다른 사용자 기기를 나타낼 수 있다. 예를 들면, 본 문서에 기재된 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.
어떤 구성요소(예: 제1 구성요소)가 다른 구성요소(예: 제2 구성요소)에 "(기능적으로 또는 통신적으로) 연결되어((operatively or communicatively) coupled with/to)" 있다거나 "접속되어(connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(예: 제1 구성요소)가 다른 구성 요소(예: 제2 구성요소)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(예: 제3 구성요소)가 존재하지 않는 것으로 이해될 수 있다.
본 문서에서 사용된 표현 "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, "~에 적합 한(suitable for)", "~하는 능력을 가지는(having the capacity to)", "~하도록 설계된(designed to)", "~하도록 변경된(adapted to)", "~하도록 만들어진(made to)", 또는 "~를 할 수 있는(capable of)"과 바꾸어 사용될 수 있다. 용어 "~하도록 구성(또는 설정)된"은 하드웨어적으로 "특별히 설계된(specifically designed to)"것만을 반드시 의미하지 않을 수 있다. 대신, 어떤 상황에서, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다. 예를 들면, 문구 "A, B, 및 C를 수행하도록 구성 (또는 설정)된 ~부" 또는 "A, B, 및 C를 수행하도록 구성 (또는 설정)된 ~모듈"은 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서, MCU), 또는 메모리에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서 (generic-purpose processor)(예: CPU, AP)를 의미할 수 있다.
명세서에서 사용되는 “제어부”라는 용어는 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, “제어부”는 어떤 역할들을 수행한다. 그렇지만 “제어부”는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. “제어부”는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 “제어부”는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 “제어부”들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 “제어부”들로 결합되거나 추가적인 구성요소들과 “제어부”들로 더 분리될 수 있다.
본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한 정하려는 의도가 아닐 수 있다. 단수의 표현은 컨텍스트 상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 용어들은 본 문서에 기재된 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 본 문서에 사용된 용어들 중 일반적인 사전에 정의된 용어들은 관련 기술의 컨텍스트 상 가지는 의미와 동일 또는 유사한 의미로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 문서의 실시 예들을 배제하도록 해석될 수 없다.
도 1은 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 구성을 도시한 도면이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치(100)는 클럭 신호가 입력된 제1 시점으로부터 딜레이 시간이 경과된 제2 시점에 데이터 신호를 출력할 수 있다.
즉, 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치(100)는 클럭 신호가 입력되면 딜레이 시간이 경과된 후 데이터 신호를 출력할 수 있다.
이를 위해, 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치(100)는 복수의 디지털-타임 컨버터 셀(110)을 포함하고, 복수의 디지털-타임 컨버터 셀(110) 각각에 의한 신호 지연인 셀 딜레이 시간이 합쳐져 딜레이 시간이 될 수 있다.
이때, 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치(100)는 제어부(120)를 더 포함하고, 제어부(120)는 외부로부터 요청된 요청 딜레이 시간과 딜레이 시간이 동일해지도록 복수의 디지털-타임 컨버터 셀(110) 각각의 셀 딜레이 시간을 제어할 수 있다.
구체적으로, 제어부(120)는 복수의 디지털-타임 컨버터 셀(110) 각각의 배치 위치와 복수의 디지털-타임 컨버터 셀(110) 각각의 클럭 반영부(113)의 제어 상태를 제어하여 복수의 디지털-타임 컨버터 셀(110) 각각의 셀 딜레이 시간을 제어할 수 있다.
우선, 복수의 디지털-타임 컨버터 셀(110)에 대해 설명하도록 한다.
도 2는 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치에 포함된 어느 하나의 디지털-타임 컨버터 셀의 내부 구성을 도시한 도면이고, 도 3은 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치에 포함된 어느 하나의 디지털-타임 컨버터 셀의 회로도이다.
도 2 및 도 3을 참조하면, 복수의 디지털-타임 컨버터 셀(110) 각각은 클럭 경로부(111), 데이터 경로부(112) 및 클럭 반영부(113)를 포함할 수 있다.
클럭 경로부(111)는 클럭 신호가 입력되어 통과될 수 있다. 구체적으로, 클럭 경로부(111)는 디지털-타임 컨버터 셀(110)에 입력되는 클럭 신호가 통과되어 출력될 수 있다. 이를 위해, 복수의 디지털-타임 컨버터 셀(110) 각각은 클럭 신호가 입력되는 클럭 입력 단자(Clk_in) 및 클럭 경로부(111)를 통과하여 외부로 클럭 신호가 출력되는 클럭 출력 단자(Clk_out)를 구비할 수 있다.
한편, 클럭 경로부(111)는 직렬 연결된 복수의 제1 인버터 소자(11, …, 14)를 구비할 수 있다. 여기서, 복수의 제1 인버터 소자(11, …, 14)는 NOT 논리 연산 소자일 수 있다.
이때, 복수의 제1 인버터 소자(11, …, 14) 중에서 최선단에 배치된 제1 인버터 소자(11)는 클럭 입력 단자(Clk_in)에 입력된 클럭 신호를 입력받아 반전시켜 출력 단자로 출력할 수 있다.
이후, 중간단에 배치된 제1 인버터 소자(12, 13)는 다른 제1 인버터 소자로부터 출력된 클럭 신호를 입력받아 반전시켜 출력 단자로 출력할 수 있다.
최종적으로, 최후단에 배치된 제1 인버터 소자(14)는 다른 제1 인버터 소자로부터 출력된 클럭 신호를 입력받아 반전시켜 클럭 출력 단자(Clk_out)로 출력할 수 있다.
이때, 클럭 경로부(111)는 짝수의 제1 인버터 소자(11, …, 14)를 구비할 수 있다. 이에 따라, 클럭 입력 단자(Clk_in)에 입력된 클럭 신호의 성분(하이(High) 신호 또는 로우(Low) 신호)은 동일할 수 있다.
한편, 제어부(120)는 클럭 경로부(111)에 의한 딜레이 시간을 제3 세부 딜레이 시간으로 결정할 수 있다.
여기서, 클럭 경로부(111)에 의한 딜레이 시간이란 클럭 경로부(111)에 포함된 논리 연산 소자의 논리 연산으로 인해 지연되는 연산 딜레이 시간을 의미할 수 있다.
제어부(120)는 하기의 수학식 1을 이용하여 클럭 경로부(111)에 의한 딜레이 시간을 제3 세부 딜레이 시간으로 결정할 수 있다.
여기서, PD3는 제3 세부 딜레이 시간이고, NCPI는 클럭 경로부에 포함된 제1 인버터 소자의 개수이고(NCPI은 짝수인 자연수이다.), DCPI는 클럭 경로부에 포함된 제1 인버터 소자의 연산 딜레이 시간일 수 있다.
여기서, NCPI 및 DCPI는 미리 정해지는 데이터일 수 있다.
데이터 경로부(112)는 데이터 신호가 입력되어 통과될 수 있다. 구체적으로, 데이터 경로부(112)는 디지털-타임 컨버터 셀(110)에 입력되는 데이터 신호가 통과되어 출력될 수 있다. 이를 위해, 복수의 디지털-타임 컨버터 셀(110) 각각은 데이터 신호가 입력되는 데이터 입력 단자(Data_in) 및 데이터 경로부(112)를 통과하여 외부로 데이터 신호가 출력되는 데이터 출력 단자(Data_out)를 구비할 수 있다.
한편, 데이터 경로부(112)는 제1 낸드 소자(21)와 하나 이상의 제2 인버터 소자(22)를 구비할 수 있다. 이때, 제1 낸드 소자(21)는 클럭 반영부(113)의 출력 단자로부터 출력되는 출력 신호와 데이터 입력 단자(Data_in)에 입력되는 데이터 신호를 입력받아 낸드(NAND) 논리 연산을 수행하고, 낸드 논리 연산의 수행 결과를 출력 단자로 출력할 수 있다.
하나 이상의 제2 인버터 소자(22)는 상호 직렬 연결되고 홀수로 구성될 수 있다. 이때, 최선단에 배치된 제2 인버터 소자(22)는 제1 낸드 소자(21)의 출력 단자로부터 출력되는 신호를 입력받아 반전시켜 출력 단자로 출력할 수 있다.
예를 들어, 하나 이상의 제2 인버터 소자(22)가 3개 이상인 경우, 중간단에 배치된 제2 인버터 소자는 다른 제2 인버터 소자로부터 출력된 데이터 신호를 입력받아 반전시켜 출력 단자로 출력할 수 있다.
최종적으로, 최후단에 배치된 제2 인버터 소자는 다른 제2 인버터 소자로부터 출력된 데이터 신호를 입력받아 반전시켜 데이터 출력 단자(Data_out)로 출력할 수 있다.
한편, 본 명세서에서는 제2 인버터 소자(22)가 1개인 경우를 예로 들어 설명하도록한다.
이에 따라, 제2 인버터 소자(22)는 제1 낸드 소자(21)의 출력 단자로부터 출력되는 신호를 입력받아 반전시켜 출력 단자로 출력하고, 제2 인버터 소자(22)의 출력 단자로부터 출력된 신호는 데이터 출력 단자(Data_out)로 출력될 수 있다.
한편, 제어부(120)는 데이터 경로부(112)에 의한 딜레이 시간을 제2 세부 딜레이 시간으로 결정할 수 있다.
여기서, 데이터 경로부(112)에 의한 딜레이 시간이란 데이터 경로부(112)에 포함된 논리 연산 소자의 논리 연산으로 인해 지연되는 연산 딜레이 시간을 의미할 수 있다.
제어부(120)는 하기의 수학식 2를 이용하여 데이터 경로부(112)에 의한 딜레이 시간을 제2 세부 딜레이 시간으로 결정할 수 있다.
여기서, PD2는 제2 세부 딜레이 시간이고, NDPN는 데이터 경로부에 포함된 제1 낸드 소자의 개수이고(NDPN은 1이다.), DDPN는 데이터 경로부에 포함된 제1 낸드 소자의 연산 딜레이 시간이고, NDPI는 데이터 경로부에 포함된 제2 인버터 소자의 개수이고(NDPI은 홀수인 자연수이다.), DDPI는 데이터 경로부에 포함된 제2 인버터 소자의 연산 딜레이 시간일 수 있다.
여기서, NDPN, DDPN, NDPI 및 DDPI는 미리 정해지는 데이터일 수 있다.
클럭 반영부(113)는 출력 신호를 출력하되 출력 신호의 종류가 클럭 신호에 영향을 받는 제1 제어 상태 또는 출력 신호의 종류가 클럭 신호에 영향을 받지 않는 제2 제어 상태로 제어될 수 있다.
구체적으로, 클럭 반영부(113)는 제2 낸드 소자(31)를 구비할 수 있다. 이때, 제2 낸드 소자(31)는 제어 입력 단자(SEL)에 입력되는 제어 신호와 클럭 입력 단자(Clk_in)에 입력되는 클럭 신호를 입력받아 낸드(NAND) 논리 연산을 수행하고, 낸드 논리 연산의 수행 결과를 출력 단자로 출력할 수 있다.
이때, 클럭 반영부(113)의 제2 낸드 소자(31)의 출력 단자는 데이터 경로부(112)의 제1 낸드 소자(21)와 연결되고, 제어 입력 단자(SEL)에 입력되는 제어 신호와 클럭 입력 단자(Clk_in)에 입력되는 클럭 신호 간의 낸드 논리 연산의 수행 결과가 데이터 경로부(112)의 제1 낸드 소자(21)로 입력될 수 있다.
이때, 클럭 반영부(113)는 제2 낸드 소자(31)에 입력되는 제어 신호의 성분이 하이(High) 신호이면 제1 제어 상태로 제어되고, 제2 낸드 소자(31)에 입력되는 제어 신호의 성분이 로우(Low) 신호이면 제2 제어 상태로 제어될 수 있다.
한편, 제어부(120)는 클럭 반영부(113)에 의한 딜레이 시간을 제3 세부 딜레이 시간으로 결정할 수 있다.
여기서, 클럭 반영부(113)에 의한 딜레이 시간이란 클럭 반영부(113)에 포함된 논리 연산 소자의 논리 연산으로 인해 지연되는 연산 딜레이 시간을 의미할 수 있다.
제어부(120)는 하기의 수학식 3을 이용하여 클럭 반영부(113)에 의한 딜레이 시간을 제1 세부 딜레이 시간으로 결정할 수 있다.
여기서, PD2는 제2 세부 딜레이 시간이고, NCRN는 클럭 반영부에 포함된 제2 낸드 소자의 개수이고(NCRN은 1이다.), DCRN는 클럭 반영부에 포함된 제2 낸드 소자의 연산 딜레이 시간이고,
여기서, NCRN 및 DCRN는 미리 정해지는 데이터일 수 있다.
한편, 상술된 DDPN와 DCRN는 동일할 수 있고, DDPI와 DCPI는 동일할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 직렬 연결된 복수의 디지털-타임 컨버터 셀의 회로도이다.
도 4를 더 참조하면, 복수의 디지털-타임 컨버터 셀(110a, …, 110d)는 상호 직렬 연결될 수 있다. 본 명세서에서는 4개의 디지털-타임 컨버터 셀(110a, …, 110d)이 상호 직렬 연결된 예를 들어 설명하도록 한다.
구체적으로, 최선단에 배치된 제1 디지털-타임 컨버터 셀(110a)은 클럭 입력 단자(Clk_in) 및 데이터 입력 단자(Data_in) 각각에 클럭 신호와 데이터 신호를 각각 입력받을 수 있다.
또한, 최선단에 배치된 디지털-타임 컨버터 셀(110a)은 제어 입력 단자(SEL[0])에 제어 신호를 입력받을 수 있다.
한편, 최선단에 배치된 제1 디지털-타임 컨버터 셀(110a)의 뒷단에 배치된 제2 디지털-타임 컨버터 셀(110b)은 클럭 입력 단자(Clk_in) 및 데이터 입력 단자(Data_in) 각각이 최선단에 배치된 제1 디지털-타임 컨버터 셀(110a)의 클럭 출력 단자(Clk_out) 및 데이터 출력 단자(Data_out) 각각과 연결될 수 있다.
또한, 제2 디지털-타임 컨버터 셀(110b)의 뒷단에 배치된 제3 디지털-타임 컨버터 셀(110c)은 클럭 입력 단자(Clk_in) 및 데이터 입력 단자(Data_in) 각각이 제2 디지털-타임 컨버터 셀(110b)의 클럭 출력 단자(Clk_out) 및 데이터 출력 단자(Data_out) 각각과 연결될 수 있다. 그리고, 제3 디지털-타임 컨버터 셀(110c)은 제어 입력 단자(SEL[2])에 제어 신호를 입력받을 수 있다.
또한, 제3 디지털-타임 컨버터 셀(110c)의 뒷단에 배치되고 최후단에 배치된 제4 디지털-타임 컨버터 셀(110d)은 클럭 입력 단자(Clk_in) 및 데이터 입력 단자(Data_in) 각각이 제3 디지털-타임 컨버터 셀(110c)의 클럭 출력 단자(Clk_out) 및 데이터 출력 단자(Data_out) 각각과 연결될 수 있다. 그리고, 최후단에 배치된 제4 디지털-타임 컨버터 셀(110d)은 제어 입력 단자(SEL[3])에 제어 신호를 입력받을 수 있다.
한편, 제어부(120)는 복수의 디지털-타임 컨버터 셀(110a, …, 110d) 각각의 클럭 반영부(113)의 제어 상태와 제1 제어 상태로 제어된 클럭 반영부(113)의 배치 위치에 따라 딜레이 시간을 제어할 수 있다.
구체적으로, 제어부(120)는 복수의 디지털-타임 컨버터 셀(110a, …, 110d) 각각에 의한 딜레이 시간을 제1 셀 딜레이 시간, 제2 셀 딜레이 시간 및 제3 셀 딜레이 시간 중 어느 하나로 결정할 수 있다.
보다 구체적으로, 제어부(120)는 클럭 반영부(113)가 제1 제어 상태로 제어되는 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제1 셀 딜레이 시간으로 결정할 수 있다.
이때, 제어부(120)는 제1 세부 딜레이 시간 및 제2 세부 딜레이 시간을 합산하여 제1 셀 딜레이 시간으로 결정할 수 있다.
한편, 제어부(120)는 클럭 반영부(113)가 제1 제어 상태로 제어되는 디지털-타임 컨버터 셀 보다 뒷단에 연결되고 클럭 반영부(113)가 제2 제어 상태로 제어되는 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제2 셀 딜레이 시간으로 결정할 수 있다.
이때, 제어부(120)는 제2 세부 딜레이 시간을 제2 셀 딜레이 시간으로 결정할 수 있다.
한편, 제어부(120)는 클럭 반영부(113)가 제1 제어 상태로 제어되는 디지털-타임 컨버터 셀 보다 앞단에 연결되고 클럭 반영부(113)가 제2 제어 상태로 제어되는 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제3 셀 딜레이 시간으로 결정할 수 있다.
이때, 제어부(120)는 제3 세부 딜레이 시간을 제3 셀 딜레이 시간으로 결정할 수 있다.
이후, 제어부(120)는 디지털-타임 컨버터 장치에 요청되는 요청 딜레이 시간에 대응하여 복수의 디지털-타임 컨버터 셀 중에서 어느 하나의 디지털-타임 컨버터 셀의 클럭 반영부가 제1 제어 상태로 제어되고, 복수의 디지털-타임 컨버터 셀 중에서 나머지의 디지털-타임 컨버터 셀의 클럭 반영부가 제2 제어 상태로 제어되도록 제어 신호를 복수의 디지털-타임 컨버터 셀(110a, …, 110d) 각각의 제어 입력 단자(SEL)로 출력할 수 있다.
예를 들어, 제어부(120)가 제1 디지털-타임 컨버터 셀(110a)의 클럭 반영부(113)를 제1 제어 상태로 제어하고, 제2 디지털-타임 컨버터 셀(110b), 제3 디지털-타임 컨버터 셀(110c) 및 제4 디지털-타임 컨버터 셀(110d) 각각의 클럭 반영부(1130)를 제2 제어 상태로 제어하는 제1 경우, 제1 디지털-타임 컨버터 셀(110a)의 딜레이 시간은 제1 셀 딜레이 시간이고, 제2 디지털-타임 컨버터 셀(110b), 제3 디지털-타임 컨버터 셀(110c) 및 제4 디지털-타임 컨버터 셀(110d) 각각의 딜레이 시간은 제2 셀 딜레이 시간일 수 있다.
다른 예를 들어, 제어부(120)가 제2 디지털-타임 컨버터 셀(110b)의 클럭 반영부(113)를 제1 제어 상태로 제어하고, 제1 디지털-타임 컨버터 셀(110a), 제3 디지털-타임 컨버터 셀(110c) 및 제4 디지털-타임 컨버터 셀(110d) 각각의 클럭 반영부(1130)를 제2 제어 상태로 제어하는 제2 경우, 제2 디지털-타임 컨버터 셀(110b)의 딜레이 시간은 제1 셀 딜레이 시간이고, 제3 디지털-타임 컨버터 셀(110c) 및 제4 디지털-타임 컨버터 셀(110d) 각각의 딜레이 시간은 제2 셀 딜레이 시간이고, 제1 디지털-타임 컨버터 셀(110a)의 딜레이 시간은 제3 셀 딜레이 시간일 수 있다.
또 다른 예를 들어, 제어부(120)가 제3 디지털-타임 컨버터 셀(110c)의 클럭 반영부(113)를 제1 제어 상태로 제어하고, 제1 디지털-타임 컨버터 셀(110a), 제2 디지털-타임 컨버터 셀(110b) 및 제4 디지털-타임 컨버터 셀(110d) 각각의 클럭 반영부(1130)를 제2 제어 상태로 제어하는 제3 경우, 제3 디지털-타임 컨버터 셀(110c)의 딜레이 시간은 제1 셀 딜레이 시간이고, 제4 디지털-타임 컨버터 셀(110d)의 딜레이 시간은 제2 셀 딜레이 시간이고, 제1 디지털-타임 컨버터 셀(110a) 및 제2 디지털-타임 컨버터 셀(110b) 각각의 딜레이 시간은 제3 셀 딜레이 시간일 수 있다.
또 다른 예를 들어, 제어부(120)가 제4 디지털-타임 컨버터 셀(110d)의 클럭 반영부(113)를 제1 제어 상태로 제어하고, 제1 디지털-타임 컨버터 셀(110a), 제2 디지털-타임 컨버터 셀(110b) 및 제3 디지털-타임 컨버터 셀(110c) 각각의 클럭 반영부(1130)를 제2 제어 상태로 제어하는 제4 경우, 제4 디지털-타임 컨버터 셀(110d)의 딜레이 시간은 제4 셀 딜레이 시간이고, 제1 디지털-타임 컨버터 셀(110a), 제2 디지털-타임 컨버터 셀(110b) 및 제3 디지털-타임 컨버터 셀(110c) 각각의 딜레이 시간은 제2 셀 딜레이 시간일 수 있다.
한편, 제어부(120) 최선단의 디지털-타임 컨버터 셀(110a)에 클럭 신호가 입력된 제1 시점으로부터 복수의 디지털-타임 컨버터(110a, …, 110d)에 의한 딜레이 시간이 경과된 제2 시점에 최후단의 디지털-타임 컨버터 셀(110d)에서 데이터 신호가 출력되도록 복수의 디지털-타임 컨버터 셀(110a, …, 110d) 각각의 클럭 반영부(113)를 제어하는 제어 신호를 출력할 수 있다.
여기서, 제1 시점은 하강 엣지의 클럭 신호가 입력된 시점을 의미할 수 있다.
또한, 제어부(120)는 최선단의 디지털-타임 컨버터 셀(110a)의 데이터 입력 단자(Data_in)에 신호 성분이 하이(High) 신호인 데이터 신호를 출력할 수 있다.
이러한, 제어부(120)는 복수의 디지털-타임 컨버터 셀(110a, …, 110d) 각각에 의한 셀 딜레이 시간의 합이 요청 딜레이 시간이 되도록 제어 신호를 출력할 수 있다.
예를 들어, 요청된 요청 딜레이 시간이 하나의 제1 셀 딜레이 시간과 3개의 제2 셀 딜레이 시간의 합인 경우, 제어부(120)는 하나의 디지털-타임 컨버터 셀의 딜레이 시간이 제1 셀 딜레이 시간이 되고, 나머지 3개의 디지털-타임 컨버터 셀 각각의 딜레이 시간이 제2 셀 딜레이 시간이 되도록 하는 제어 신호를 출력할 수 있다.
즉, 복수의 디지털-타임 컨버터 셀(110a, …, 110d) 각각의 셀 딜레이 시간의 합은 디지털-타임 컨버터 장치(100)의 딜레이 시간일 수 있다.
도 5 내지 도 7은 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 클럭 신호와 데이터 신호의 타이밍의 제1 내지 제3 예를 도시한 도면이다.
도 5에 도시된 바와 같이, 제어부(120)는 복수의 디지털-타임 컨버터 셀(110a, …, 110d) 각각의 클럭 반영부(113)를 제1 경우와 같은 제어 상태로 제어하여 딜레이 시간(d)을 발생시킬 수 있다.
또한, 도 6에 도시된 바와 같이, 제어부(120)는 복수의 디지털-타임 컨버터 셀(110a, …, 110d) 각각의 클럭 반영부(113)를 제2 경우와 같은 제어 상태로 제어하여 딜레이 시간(d+d')을 발생시킬 수 있다.
또한, 도 7에 도시된 바와 같이, 제어부(120)는 복수의 디지털-타임 컨버터 셀(110a, …, 110d) 각각의 클럭 반영부(113)를 제3 경우와 같은 제어 상태로 제어하여 딜레이 시간(d+d'+d')을 발생시킬 수 있다.
도 8은 본 발명의 일 실시 예에 따른 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법의 순서도이다.
도 8을 참조하면, S1 단계에서 제어부가 클럭 반영부, 클럭 경로부 및 데이터 경로부 각각의 세부 딜레이 시간을 결정한다.
구체적으로, S1 단계에서, 제어부가 클럭 반영부에 의한 딜레이 시간을 제1 세부 딜레이 시간으로 결정하고, 데이터 경로부에 의한 딜레이 시간을 제2 세부 딜레이 시간으로 결정하고, 클럭 경로부에 의한 딜레이 시간을 제3 세부 딜레이 시간으로 결정한다.
또한, S1 단계에서, 제어부가 클럭 반영부가 제1 제어 상태로 제어되는 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제1 셀 딜레이 시간으로 결정하고, 클럭 반영부가 제1 제어 상태로 제어되는 디지털-타임 컨버터 셀 보다 뒷단에 연결되고 클럭 반영부가 제2 제어 상태로 제어되는 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제2 셀 딜레이 시간으로 결정하고, 클럭 반영부가 제1 제어 상태로 제어되는 디지털-타임 컨버터 셀 보다 앞단에 연결되고 클럭 반영부가 제2 제어 상태로 제어되는 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제3 셀 딜레이 시간으로 결정한다.
최종적으로 S1 단계에서, 제어부가 제1 세부 딜레이 시간 및 제2 세부 딜레이 시간을 합산하여 제1 셀 딜레이 시간으로 결정하고, 제2 세부 딜레이 시간을 제2 셀 딜레이 시간으로 결정하고, 제3 세부 딜레이 시간을 제3 셀 딜레이 시간으로 결정한다.
이후, S2 단계에서, 제어부가 디지털-타임 컨버터 셀의 배치 위치와 클럭 반영부의 제어 상태에 따른 셀 딜레이 시간을 결정한다.
마지막으로, S3 단계에서, 제어부가 복수의 디지털-타임 컨버터 셀 각각의 셀 딜레이 시간의 합이 요청 딜레이 시간이 되도록 어느 하나의 디지털-타임 컨버터 셀의 클럭 방영부는 제1 제어 상태로 제어하고 나머지 디지털-타임 컨버터 셀의 클럭 반영부는 제2 제어 상태로 제어한다.
본 발명의 실시예와 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어로 직접 구현되거나, 하드웨어에 의해 실행되는 소프트웨어 모듈로 구현되거나, 또는 이들의 결합에 의해 구현될 수 있다. 소프트웨어 모듈은 RAM(Random Access Memory), ROM(Read Only Memory), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash Memory), 하드 디스크, 착탈형 디스크, CD-ROM, 또는 본 발명이 속하는 기술 분야에서 잘 알려진 임의의 형태의 컴퓨터 판독가능 기록매체에 상주할 수도 있다.
이제까지 본 발명에 대하여 바람직한 실시 예를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명을 구현할 수 있음을 이해할 것이다. 그러므로 상기 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 한다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
100: 딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치
110: 디지털-타임 컨버터 셀
120: 제어부

Claims (12)

  1. 클럭 신호가 입력되어 통과되는 클럭 경로부, 데이터 신호가 입력되어 통과되는 데이터 경로부 및 출력 신호를 출력하되 상기 출력 신호의 종류가 상기 클럭 신호에 영향을 받는 제1 제어 상태 또는 상기 출력 신호의 종류가 상기 클럭 신호에 영향을 받지 않는 제2 제어 상태로 제어되는 클럭 반영부를 각각 포함하고, 상호 전기적으로 직렬 연결된 복수의 디지털-타임 컨버터 셀; 및
    최선단의 디지털-타임 컨버터 셀에 상기 클럭 신호가 입력된 제1 시점으로부터 상기 복수의 디지털-타임 컨버터에 의한 딜레이 시간이 경과된 제2 시점에 최후단의 디지털-타임 컨버터 셀에서 상기 데이터 신호가 출력되도록 상기 복수의 디지털-타임 컨버터 셀 각각의 상기 클럭 반영부를 제어하는 제어 신호를 출력하는 제어부;를 포함하는 것을 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치.
  2. 제1항에 있어서,
    상기 제어부는
    상기 클럭 반영부에 의한 딜레이 시간을 제1 세부 딜레이 시간으로 결정하고, 상기 데이터 경로부에 의한 딜레이 시간을 제2 세부 딜레이 시간으로 결정하고, 상기 클럭 경로부에 의한 딜레이 시간을 제3 세부 딜레이 시간으로 결정하는 것을 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치.
  3. 제2항에 있어서,
    상기 제어부는
    상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제1 셀 딜레이 시간으로 결정하고, 상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀 보다 뒷단에 연결되고 상기 클럭 반영부가 상기 제2 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제2 셀 딜레이 시간으로 결정하고, 상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀 보다 앞단에 연결되고 상기 클럭 반영부가 상기 제2 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제3 셀 딜레이 시간으로 결정하는 것을 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치.
  4. 제3항에 있어서,
    상기 제어부는
    상기 제1 세부 딜레이 시간 및 상기 제2 세부 딜레이 시간을 합산하여 상기 제1 셀 딜레이 시간으로 결정하고, 상기 제2 세부 딜레이 시간을 상기 제2 셀 딜레이 시간으로 결정하고, 상기 제3 세부 딜레이 시간을 상기 제3 셀 딜레이 시간으로 결정하는 것을 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치.
  5. 제1항에 있어서,
    상기 제어부는
    디지털-타임 컨버터 장치에 요청되는 요청 딜레이 시간에 대응하여 상기 복수의 디지털-타임 컨버터 셀 중에서 어느 하나의 디지털-타임 컨버터 셀의 상기 클럭 반영부가 상기 제1 제어 상태로 제어되고, 상기 복수의 디지털-타임 컨버터 셀 중에서 나머지의 디지털-타임 컨버터 셀의 상기 클럭 반영부가 상기 제2 제어 상태로 제어되도록 상기 제어 신호를 출력하는 것을 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치.
  6. 제5항에 있어서,
    상기 제어부는
    상기 복수의 디지털-타임 컨버터 셀 각각에 의한 셀 딜레이 시간의 합이 상기 요청 딜레이 시간이 되도록 상기 제어 신호를 출력하는 것을 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치.
  7. 클럭 신호가 입력되어 통과되는 클럭 경로부, 데이터 신호가 입력되어 통과되는 데이터 경로부 및 출력 신호를 출력하되 상기 출력 신호의 종류가 상기 클럭 신호에 영향을 받는 제1 제어 상태 또는 상기 출력 신호의 종류가 상기 클럭 신호에 영향을 받지 않는 제2 제어 상태로 제어되는 클럭 반영부를 각각 포함하고, 상호 전기적으로 직렬 연결된 복수의 디지털-타임 컨버터 셀 중에서 최선단의 디지털-타임 컨버터 셀에 상기 클럭 신호가 입력된 제1 시점으로부터 상기 복수의 디지털-타임 컨버터에 의한 딜레이 시간이 경과된 제2 시점에 최후단의 디지털-타임 컨버터 셀에서 상기 데이터 신호가 출력되도록 제어부가 상기 복수의 디지털-타임 컨버터 셀 각각의 상기 클럭 반영부를 제어하는 제어 신호를 출력하는 단계;를 포함하는 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법.
  8. 제7항에 있어서,
    상기 제어부가 상기 클럭 반영부에 의한 딜레이 시간을 제1 세부 딜레이 시간으로 결정하고, 상기 데이터 경로부에 의한 딜레이 시간을 제2 세부 딜레이 시간으로 결정하고, 상기 클럭 경로부에 의한 딜레이 시간을 제3 세부 딜레이 시간으로 결정하는 단계;를 더 포함하는 것을 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법.
  9. 제8항에 있어서,
    상기 제어부가 상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제1 셀 딜레이 시간으로 결정하고, 상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀 보다 뒷단에 연결되고 상기 클럭 반영부가 상기 제2 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제2 셀 딜레이 시간으로 결정하고, 상기 클럭 반영부가 상기 제1 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀 보다 앞단에 연결되고 상기 클럭 반영부가 상기 제2 제어 상태로 제어되는 상기 디지털-타임 컨버터 셀에 의한 딜레이 시간을 제3 셀 딜레이 시간으로 결정하는 단계;를 더 포함하는 것을 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법.
  10. 제9항에 있어서,
    상기 제어부가 상기 제1 세부 딜레이 시간 및 상기 제2 세부 딜레이 시간을 합산하여 상기 제1 셀 딜레이 시간으로 결정하고, 상기 제2 세부 딜레이 시간을 상기 제2 셀 딜레이 시간으로 결정하고, 상기 제3 세부 딜레이 시간을 상기 제3 셀 딜레이 시간으로 결정하는 단계;를 더 포함하는 것을 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법.
  11. 제7항에 있어서,
    상기 제어 신호를 출력하는 단계는
    상기 제어부가 디지털-타임 컨버터 장치에 요청되는 요청 딜레이 시간에 대응하여 상기 복수의 디지털-타임 컨버터 셀 중에서 어느 하나의 디지털-타임 컨버터 셀의 상기 클럭 반영부가 상기 제1 제어 상태로 제어되고, 상기 복수의 디지털-타임 컨버터 셀 중에서 나머지의 디지털-타임 컨버터 셀의 상기 클럭 반영부가 상기 제2 제어 상태로 제어되도록 상기 제어 신호를 출력하는 단계;를 포함하는 것을 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법.
  12. 제11항에 있어서,
    상기 제어 신호를 출력하는 단계는
    상기 제어부가 상기 복수의 디지털-타임 컨버터 셀 각각에 의한 셀 딜레이 시간의 합이 상기 요청 딜레이 시간이 되도록 상기 제어 신호를 출력하는 단계;를 포함하는 것을 특징으로 하는
    딜레이 시간을 정밀 제어 가능한 디지털-타임 컨버터 장치의 제어 방법.
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