CN102163977B

CN102163977B - 减小输出信号时域不连续的dds调制系统

Info

Publication number: CN102163977B
Application number: CN201110060776.9A
Authority: CN
Inventors: 张瑞涛; 余金山; 李煜璟; 张俊安; 付东兵; 李儒章; 陈光炳
Original assignee: CETC 24 Research Institute
Current assignee: CETC 24 Research Institute
Priority date: 2011-03-14
Filing date: 2011-03-14
Publication date: 2014-04-02
Anticipated expiration: 2031-03-14
Also published as: CN102163977A

Abstract

本发明涉及一种减小输出信号时域不连续的DDS调制系统。本发明的DDS调制系统引入3个缓冲逻辑、1个溢出自动检测逻辑、1个MUX开关和1个DEMUX开关。由于在输入选择路由逻辑输出的频率、相位、幅度控制字后分别加入由溢出自动检测逻辑控制的缓冲逻辑，实现了当频率、相位、幅度信号发生更新时，也不会立即影响DDS调制通路参数。因此，本发明可实现DDS调制系统参数只在特定通路状态下更新，从而大大减小了DDS调制系统输出信号在时域的不连续性，同时，本发明的DDS调制系统还具有抗干扰性。本发明电路可广泛应用于基于DDS方式的数字通信领域。

Description

减小输出信号时域不连续的DDS调制系统

技术领域

本发明涉及一种数字DDS调制系统，特别涉及一种减小输出信号时域不连续的DDS调制系统。它直接应用于基于DDS方式的数字通信领域。

背景技术

随着数字通信技术的不断成熟发展，软件无线电应用越来越广泛。由于DDS(Direct Digitalfrequency Synthesizer，直接数字频率合成)实现的硬件效率非常高，因此，采用DDS方式实现调制的电路，在通信系统中得到广泛应用。

常规DDS调制系统结构图如图1所示，它主要由输入选择路由逻辑、相位累加器、调相加法器、相幅转换逻辑、调幅乘法器组成，其中相位累加器、调相加法器、相幅转换逻辑和调幅乘法器构成调制通路，输入选择路由逻辑为控制逻辑，控制调制通路的参数(频率、相位、幅度)。它的输入包含控制字C_W1和C_W2(可以是频率、相位或幅度)、外部输入调制模式信号M_ode、基带信号S_ign和系统采样时钟F_s，输出信号为被调制的正余弦波形A_out。输入选择路由逻辑根据调制模式M_ode、基带信号S_ign和控制字C_W1和C_W2确定频率控制字F_CW、相位偏移字P_OW和幅度控制字A_CW。相位累加器在采样时钟F_s控制下对频率控制字F_CW进行累加，忽略溢出，将累加结果F_acc输出至调相加法器。调相加法器完成F_acc与相位偏移字P_OW的求和，得到最终相位P。经相幅转换逻辑得信号幅度A_mp，A_mp＝cos(2πF_acc+P_OW)。调幅乘法器根据幅度控制字A_CW改变信号的幅度，得到最终输出信号A_out＝＝A_CWcos(2πF_acc+P_OW)。

采用上述DDS调制系统实现调制，由于调制通路的状态未知，控制字的变化可能引起调制通路中相位P发生突变，从而引起输出信号幅度不连续。在实际调制中，输出信号在时域不连续，造成功率谱上出现很强的旁瓣分量，经过一个频带受限的信道，会由于滤除旁瓣分量而产生包络上的起伏，对信道的线性要求很苛刻。

因此，采用上述DDS调制系统搭建数字通信系统，由于调制系统输出信号幅度不连续，造成通信系统的结构复杂，系统成本高。

发明内容

为克服上述常规DDS调制系统的输出信号时域不连续的问题，本发明提供一种减小输出信号时域不连续的DDS调制系统，它包括：

一个输入选择路由逻辑，其四个输入端分别与外部输入信号控制字C_W1、外部输入信号控制字C_W2、外部输入调制模式信号M_ode、基带信号S_ign相连，它分别输出DDS调制系统的控制信号F_CW、P_OW、A_CW；和

一个缓冲逻辑1，其一个输入端与输入选择路由逻辑的输出信号F_CW相连，其另一个输入端接DEMUX选择开关的输出端C，它对输入选择路由逻辑的输出信号F_CW进行缓冲；和

一个缓冲逻辑2，其一个输入端与输入选择路由逻辑的输出信号P_OW相连，其另一个输入端接DEMUX选择开关的输出端D，它对选择路由逻辑的输出信号P_OW进行缓冲；和

一个缓冲逻辑3，其一个输入端与输入选择路由逻辑的输出信号A_CW相连，其另一个输入端接DEMUX选择开关的输出端C，它对选择路由逻辑的输出信号A_CW进行缓冲；和

一个相位累加器，其一个输入端与外部输入的系统采样时钟F_s相连，其另一个输入端接缓冲逻辑1的输出信号F_{CW_buf}，它对F_{CW_buf}进行累加，得到DDS调制系统输出信号的初始相位F_acc；和

一个调相加法器，其第一个输入端与外部输入采样时钟F_s相连，其第二个输入端与相位累加器的输出F_acc相连，其第三个输入端与缓冲逻辑2的输出信号P_{OW_buf}相连，它将F_acc和P_{OW_buf}相加，得到DDS调制系统输出信号的最终相位P；和

一个相幅转化逻辑，其一个输入端与外部输入采样时钟F_s相连，其另一个输入端与调相加法器的输出P相连，它完成DDS调制系统输出信号的最终相位P到幅度的转化；和

一个MUX选择开关，其第一个输入端与外部输入调制模式信号M_ode相连，其第二个输入端与相位累加器的输出F_acc相连，其第三个输入端与调相加法器的输出P相连，根据调制模式M_ode选择输出F_acc或P；和

一个溢出自动检测逻辑，其输入端与MUX选择开关的输出S_t相连，进行溢出判断，产生溢出信号F_over；和

一个DEMUX选择开关，其一个输入端与外部输入表征调制模式的信号M_ode相连，其另一个输入端与溢出自动检测逻辑的输出F_over相连，它根据外部输入调制模式信号M_ode，将溢出信号F_over输出到C端或D端；和

一个调幅乘法器，其第一个输入端与外部输入采样时钟F_s相连，其第二个输入端与相幅转化逻辑的输出A_mp相连，其第三个输入端与缓冲逻辑3的输出A_{CW_buf}相连，它对相幅转化逻辑的输出A_mp进行幅度调制。

所述输入选择路由逻辑是一个常规的选择开关。

所述缓冲逻辑1、缓冲逻辑2、缓冲逻辑3均为常规的带使能控制端的缓冲器。

所述相位累加器由常规的加法器和一组常规的D触发器组成。

所述调相加法器是常规的加法器。

所述相幅转化逻辑是将0到满幅之间的相位转换成对应的余弦信号的幅度，相幅转换逻辑采用常规ROM表实现。

所述MUX选择开关是一个常规的二选一开关。

所述溢出自动检测逻辑是一个常规的比较器。

所述DEMUX选择开关是一个常规的一选二开关。

所述调幅乘法器是常规的乘法器。

有益结果

与常规的DDS调制系统相比，本发明的减小输出信号时域不连续的DDS调制系统具有以下特点：

1)本发明的DDS调制系统采用了3个缓冲逻辑、1个溢出自动检测逻辑、1个MUX开关和1个DEMUX开关。由于在输入选择路由逻辑输出的频率、相位、幅度控制字后分别加入由溢出自动检测逻辑控制的缓冲逻辑，实现了当频率、相位、幅度信号发生变化(更新)时，也不会立即影响DDS调制通路参数；并且，当溢出自动检测逻辑检测到S_t信号溢出(过零)后，本发明的DDS调制系统才使用新的频率、相位、幅度控制字。因此，本发明通过缓冲频率、相位、幅度控制字，即可实现DDS调制通路参数只在特定通路状态下(即S_t信号溢出)更新，从而大大减小了DDS调制系统输出信号在时域的不连续性。

本发明具体实施的DDS调制系统的调制波形图如图4所示，而常规DDS调制系统的调制波形如图3所示。由图3、4可以看出，在PSK、FSK、ASK调制模式下，本发明的DDS调制系统有效地减小了传统DDS调制系统输出波形的时域信号幅度突变。

2)当常规DDS调制系统受到干扰时，外部输入信号可能出现瞬时错误，造成输入选择路由逻辑的输出出错。本发明由于采用了缓冲逻辑，由于缓冲逻辑对瞬时错误不敏感，这种瞬时出错并不会立即影响DDS调制通路；当DDS调制系统更新参数时，这种瞬时出错可能已经恢复正常，所以并不会影响系统。因此，本发明的DDS调制系统还可以有效地提高系统的抗干扰性。

3)本发明的DDS调制系统引入的额外逻辑，其结构非常简单，易于与原有逻辑集成实现。本发明已经成功应用到14位1GHz DDS芯片中，其测试结果显示可以显著改善输出信号在时域的不连续性。

附图说明

图1是常规DDS调制系统结构图；

图2是本发明具体实施的减小输出信号时域不连续的DDS调制系统的结构图；

图3是常规DDS调制系统的调制波形图；

图4是本发明具体实施的DDS调制系统的调制波形图。

具体实施方式

本发明具体实施的减小输出信号时域不连续的DDS调制系统如图2所示。它主要由一个输入选择路由逻辑、一个缓冲逻辑1、一个缓冲逻辑2、一个缓冲逻辑3、一个相位累加器、一个调相加法器、一个相幅转化逻辑、一个MUX选择开关、一个溢出自动检测逻辑、一个DEMUX选择开关、一个调幅乘法器组成。它的具体结构和连接关系、作用关系与本说明书的发明内容部分相同，此处不再重复。

本发明的具体实施方式不仅限于下面的描述，现结合附图加以进一步说明。

本发明具体实施的减小输出信号时域不连续的DDS调制系统的结构图如图2所示。在图2中：

输入选择路由逻辑：为常规的选择开关，以外部输入调制模式信号M_ode和基带信号S_ign在作为选择信号，将控制字C_W1或C_W2选择输出到输出端F_CW、P_OW或是A_CW。调制方式M_ode采用两位二进制编码，00表示调频，01表示调相，10表示调幅，11未用。基带信号S_ign为高低电平，高电平表示使用控制字C_W1，低电平表示使用控制字C_W2。如M_ode为01，S_ign为高电平，则P_OW＝C_W1，此时，F_CW和A_CW不变，维持先前值。

缓冲逻辑1：为带使能控制端的缓冲器，其中，DEMUX选择开关的输出C作为使能信号，如果C为高脉冲，即有效，输出F_{CW_buf}等于输入F_CW，C无效，则输入F_CW不影响输出F_{CW_buf}，输出继续保持先前值。

缓冲逻辑2：为带使能控制端的缓冲器，其中，DEMUX选择开关的输出D作为使能信号，如果D为高脉冲，即有效，输出P_{OW_buf}等于输入P_OW，D无效，则输入P_OW不影响输出P_{OW_buf}，输出继续保持先前值。

缓冲逻辑3：为带使能控制端的缓冲器，其中，DEMUX选择开关的输出C作为使能信号，如果C为高脉冲，即有效，输出A_{CW_buf}等于输入A_CW，C无效，则输入A_CW不影响输出A_{CW_buf}，输出继续保持先前值。

相位累加器：由常规加法器和一组常规的D触发器组成，加法器采用CSA(进位保留加法器)结构实现。以采样时钟F_s的频率对缓冲后的频率控制字F_{CW_buf}进行累加，忽略累加过程中产生的溢出，即对累加结果进行模2^N操作(N表示累加器的位宽，模2^N操作相当于对相位进行模2π操作)。D触发器组对累加结果进行缓存输出，输出值F_acc即为调制系统输出信号的初始相位。

调相加法器：为常规加法器，采用CSA(进位保留加法器)结构实现。对相位累加器输出F_acc和缓冲后的相位控制字P_{OW_buf}进行相加，即在初始相位上实现一定值的相位偏移，偏移量为P_{OW_buf}。

相幅转化逻辑：将0到满幅之间的相位转换成对应的余弦信号的幅度，相幅转换逻辑采用ROM表实现。ROM中的内容为余弦信号的幅度量化值。以相位值P为地址，读取ROM值，即得到幅度值。

MUX选择开关：为常规的二选一开关，根据调制模式M_ode选择输出F_acc或是P。

溢出自动检测逻辑：为常规的比较器，其一个输入端接待测信号即MUX选择开关的输出S_t，其另一个输入端接内部计算信号，如果待测信号大于内部计算信号则表示有溢出。内部计算信号计算方式如下：

B＝B_F-(n+0.5)×F_{CW_buf}

其中，B表示内部计算信号，B_F表示满幅信号，即二进制全1，n表示从溢出检测逻辑输入到频率控制字更新需要n个时钟周期，一般取2到3，该值可以在具体设计时根据系统架构确定。在调频或调幅模式下，检测调相加法器的输出P，判断是否溢出，即发生模2^N操作，待测信号由满幅信号跳变到0附近。在调相模式下，检测相位累加器的输出F_acc是否溢出。如果有溢出，则输出F_over为高脉冲信号，无溢出，则维持低电平。

DEMUX选择开关：为常规的一选二开关，根据调制模式M_ode选择将溢出信号F_over输出到C端或D端。

调幅乘法器：为常规乘法器，采用树形结构实现。将相幅转化逻辑输出A_mp和缓冲后的幅度控制字A_{CW_buf}相乘。

本发明的减小输出信号时域不连续的DDS调制系统的工作原理如下：

以ASK调制为例，其他如FSK、PSK调制，则与此类似。调制方式M_ode为10，控制字C_W1等于全1，即满幅，控制字C_W2等于全0。假设基带信号由1变为0，则输入选择路由逻辑输出的幅度控制字A_CW由全1变为0，此时，由于缓冲逻辑3的作用，最终输出信号A_out幅度并不立即变为0，而是由溢出自动检测逻辑检测MUX开关的输出S_t，直到检测到溢出(相位由2π附近跳变到0附近)之后，缓冲逻辑3的输出A_{CW_buf}才由全1变为0，进而使输出信号A_out幅度变为0，信号波形如图4c所示。与常规DDS调制系统的ASK调制波形图3c相比较，可以看出，本发明的DDS调制系统有效地减小了输出信号幅度的不连续性。

本发明采用标准CMOS工艺制造。

Claims

1.一种减小输出信号时域不连续的DDS调制系统，其特征在于它包括：

一个缓冲逻辑1，其一个输入端与输入选择路由逻辑的输出信号F_CW相连，其另一个输入端接DEMUX选择开关的输出端C，它对输入选择路由逻辑的输出信号F_CW进行缓冲，如果C为高脉冲，即有效，输出F_{CW_buf}等于输入F_CW，如果C无效，则输入F_CW不影响输出F_{CW_buf}，输出继续保持先前值；和

一个缓冲逻辑2，其一个输入端与输入选择路由逻辑的输出信号P_OW相连，其另一个输入端接DEMUX选择开关的输出端D，它对选择路由逻辑的输出信号P_OW进行缓冲，如果D为高脉冲，即有效，输出P_{OW_buf}等于输入P_OW，如果D无效，则输入P_OW不影响输出P_{OW_buf}，输出继续保持先前值；和

一个缓冲逻辑3，其一个输入端与输入选择路由逻辑的输出信号A_CW相连，其另一个输入端接DEMUX选择开关的输出端C，它对选择路由逻辑的输出信号A_CW进行缓冲，如果C为高脉冲，即有效，输出A_{CW_buf}等于输入A_CW，如果C无效，则输入A_CW不影响输出A_{CW_buf}，输出继续保持先前值；和

2.根据权利要求1所述的减小输出信号时域不连续的DDS调制系统，其特征在于所述输入选择路由逻辑是一个常规的选择开关。

3.根据权利要求1所述的减小输出信号时域不连续的DDS调制系统，其特征在于所述缓冲逻辑1、缓冲逻辑2、缓冲逻辑3均为常规的带使能控制端的缓冲器。

4.根据权利要求1所述的减小输出信号时域不连续的DDS调制系统，其特征在于所述相位累加器由常规的加法器和一组常规的D触发器组成。

5.根据权利要求1所述的减小输出信号时域不连续的DDS调制系统，其特征在于所述调相加法器是常规的加法器。

6.根据权利要求1所述的减小输出信号时域不连续的DDS调制系统，其特征在于所述相幅转化逻辑是将0到满幅之间的相位转换成对应的余弦信号的幅度，相幅转换逻辑采用常规ROM表实现。

7.根据权利要求1所述的减小输出信号时域不连续的DDS调制系统，其特征在于所述MUX选择开关是一个常规的二选一开关。

8.根据权利要求1所述的减小输出信号时域不连续的DDS调制系统，其特征在于所述溢出自动检测逻辑是一个常规的比较器。

9.根据权利要求1所述的减小输出信号时域不连续的DDS调制系统，其特征在于所述DEMUX选择开关是一个常规的一选二开关。

10.根据权利要求1所述的减小输出信号时域不连续的DDS调制系统，其特征在于所述调幅乘法器是常规的乘法器。