CN102710316B

CN102710316B - 卫星信号模拟源设备

Info

Publication number: CN102710316B
Application number: CN201210011227.7A
Authority: CN
Inventors: 马力科; 王宇舟
Original assignee: CETC 10 Research Institute
Current assignee: CETC 10 Research Institute
Priority date: 2012-01-15
Filing date: 2012-01-15
Publication date: 2014-09-17
Anticipated expiration: 2032-01-15
Also published as: CN102710316A

Abstract

本发明提出的一种全数字卫星信号模拟源，内设置双口存储器，为编码和调制间多种速率转换提供接口的FPGA，通过高速串行接口相连数模转换器组成卫星信号模拟源的核心硬件架构，并通过模拟输出端连接一个宽带滤波器，直接产生多模、码速率连续可变的高中频宽带卫星模拟信号；DSP作为模拟源主控器件，完成监控下发的各种参数解析和对FPGA进行参数配置；FPGA内置32路并行调制方式，例化32路DDS并行输出、并行合成中心频率，FPGA根据符号速率和并行运算主频率，确定载波相位的翻转，通过逻辑算法产生IQ两路信号、信号编码、码型变换和正交调制，根据IQ不平衡参数计算Q路归一化系数，与Q路信号幅度乘加运算Q路幅度，IQ相加和模拟UQPSK调制方式。

Description

卫星信号模拟源设备

技术领域

本发明涉及一种用于卫星测控和高速数传系统中卫星发射信号的模拟设备。主要应用于无线宽带通信领域中，为高速卫星数据传输系统提供的一种信号源设备，它可模拟卫星通信中多种模式、多种数据编码方式的通信方式，并提供宽带信道模拟。为地面测控、数传设备提供卫星信号的模拟方法。

技术背景

无线宽带、高速数据传输技术是高速无线数据传输系统的核心技术之一，随着侦查、遥感、探测等卫星技术的发展，越来越多的卫星采用更高传输码速率，如美国Quick Bird 下行码速率高达320Mbps，印度IRS-P6 和欧空局Envisat-1卫星的下行码速率也分别达到了105Mbps 和100Mbps。2008年2月，日本超高速因特网卫星搭乘H2A火箭升空，可实现最高速率每秒1.2G比特的超高速双向数据通信。由于高速数据传输设备传输中心频率高、带宽宽，通常的实现方法是采用大规模可编程门阵列（FPGA）产生基带信号，通过宽带低通滤波，经正交调制的方式上变频到高中频。这种实现方式存在IQ双路一致性的问题，对模拟电路设计要求较高。

目前国内主流卫星数传技术还处于70MHz中频数传阶段，数传技术已经比较稳定可靠，但数据带宽和数据传输速率十分有限。

现有中低速数传系统，即中心频率在70MHz，带宽几兆到几十兆的系统，通常采用IQ正交调制的方法得到中频信号。在FPGA实现过程中，波形编码、码型变换等功能模块可进行串行编程实现，在DA器件中进行4倍或8倍内插、滤波等，并调制出波形。

国内也有一些采用通用芯片实现的高速数传设备，这些设备主要由调制器单元、解调器单元和接入单元组成，并可完成BPSK、QPSK、OQPSK等调制方式，可提供RS编码、卷积编码、RS编码+卷积编码，支持多种卫星制式。但它不能提供UQPSK调制方式，且设备组成复杂，对模拟射频电路、微带电路等模拟硬件电路设计的要求很高。

现在国内市场上可购买的信号源仪器可产生几种常用的调制波形，但模式有限，不提供UQPSK波形，数据带宽不超过50MHz。而由于卫星模式多、情况复杂，不可直接用作模拟源设备。任意波形发生器可产生的模式多、编程灵活、数据注入方便，但通常采用的方式是通过如MATLAB等软件直接计算输出信号并编译、循环播放，不能做到波形由硬件实时产生。

传统模拟源采用IQ正交调制方式，需要两个DAC或一个双路DAC分别将I路和Q路数字信号变换到模拟域再通过双路低通滤波器，正交调制器完成。这种方式即使在FPGA内部IQ两路具有很好的一致性，但DAC的两个数据通道、滤波器的两个信号通道、正交调制器的两个输入口均存在不一致的问题。要保证这么多环节的一致性，实现起来相当复杂，有时还需要在多个元器件中挑选两套一致性好的器件。多套设备调试时还要对每套进行校准，费力费时。

发明内容

本发明的目的是针对上述现有技术的不足之处，提出一种功能强大、电路组成结构简单，模拟硬件电路设计要求低，能够提供UQPSK调制方式的高速全数字卫星信号模拟源。

为达到上述目的，本发明提出的一种全数字卫星信号模拟源，包括，数字处理部分和模拟处理部分，其特征在于：在数字处理部分中，为编码和调制间多种速率转换提供接口的大规模可编程门阵列（FPGA），通过高速串行接口模块并行数据串化相连高速数模转换器（DAC）直接合成高中频卫星模拟信号，通过外部存储器接口总线（EMIF）相连数字信号处理器（DSP）和可编程存储器（PROM），DSP将监控下发的各种参数解析并进行参数配置，组成卫星信号模拟源的核心硬件架构，在模拟处理部分，仅在DAC模拟输出端连接一个宽带滤波衰减器滤去谐波并调节输出幅度，便可得到最终的多模、码速率连续可变的高中频宽带卫星模拟信号。

FPGA内置逻辑算法产生I、Q两路信号、信号编码、码型变换和正交调制，内置32路并行调制方式，例化32路直接数字式频率合成器（DDS）并行输出、并行合成中心频率，并根据符号速率和并行运算主频率，确定载波相位的翻转，根据IQ不平衡参数计算Q路归一化系数，运算Q路幅度，模拟UQPSK调制。

32个并行输出的DDS每8个DDS为一组，相邻之间相差固定的相位，各组并行数据串化后对应DAC的一个端口。

FPGA以1Hz为步进，计算所需的频率字，并不断置数给DDS，改变载波DDS的输出和数据速率的输出，分别实现载波扫描和码率的扫描及码率每比特连续可变，两者若按多普勒变换关系进行同步改变，便可实现多普勒模拟。

模拟源的数据信号流程是通过FPGA高速串行接口模块（OSERDES），将内部运行在112.5MHz速率的并行处理信号按照8路串1路的方式转换为900Mbps高速串行数据，并与高速DAC接口，在DAC内部将A、B、C、D四路900Mbps高速数据进一步串行使用，成为采样速率3.6Gsps的高速数据。

本发明相比于现有技术具有如下有益效果：

电路组成结构简单。本发明的核心电路仅依靠大规模可编程门阵列FPGA和高速模数转换器DAC。720MHz高中频信号在FPGA内通过并行调制、高速编码等数字逻辑和算法实现，并通过DAC转换为高中频模拟信号。在模拟输出端仅需添加宽带滤波衰减器即可。其它电路均为接口电路，包括CPCI接口、处理器外围存储接口等。如图1所示。

模拟源的FPGA软件设计采用并行高速调制方式实现。FPGA中通过多条支路分别完成不同的编码、加扰等功能，FPGA内部设置切换开关与不同编码、变换等工作模式功能处理支路对应，当运行在工控机上的监控界面对当前需要的编码项等工作模式参数进行设置时，程序将信号流程切换到对应功能处理支路，由此可灵活配置切换开关，选择增减编码单元，并通过分级接口解决了多种编码功能带来的码流速率不一致问题，保证码流完整性。FPGA的数字并行调制逻辑的并行度为32路，根据符号速率和并行运算主频率，确定载波相位的翻转位置。同时，调制无需乘法器，均采用异或逻辑实现，与常规手段相比，可节约30% FPGA的硬件资源。

模拟电路设计要求低。本发明在模拟电路部分仅有中心频率720MHz，带宽200MHz的宽带滤波衰减器。且滤波器矩形系数等技术指标要求很低，易于实现,最大程度降低模拟器件的成本。而通常模拟源设备和信号源设备都具有复杂的模拟电路组合，指标要求高，成本高。

功能强大。本发明的模拟源设备功能强大，表现在以下几个方面：

1）输出信号灵活。本发明采用了FPGA高速并行数字处理算法和高速DAC，通过高速DAC 3.6GHz的高速数据采样，直接产生720MHz高中频，20M~200MHz宽带的多模、码速率连续可变的宽带卫星模拟信号；核心算法、波形构成均通过FPGA内部逻辑完成，产生的输出信号灵活，不再受到后端模拟器件的限制，如传统方案通过IQ正交调制，中心频率受到本振源输出频率限制，载波抑制收到IQ幅度和相位一致性限制等。本发明实际产生的信号在未做均衡的情况下能做到QPSK信号EVM小于5，单载波杂散小于-60dBc的良好指标。

2）载波扫描、多普勒模拟功能易于实现。由于本发明由FPGA直接决定输出信号，相对传统载波扫描采用直接数字合成器（DDS）通过锁相环（PLL）、压控振荡器（VCO），去改变正交调制器本振端（Lo）的实现方案更直接，相对传统多普勒模拟更易于实现。本发明中720MHz中心频率的合成是通过FPGA内部32个并行输出的DDS并行产生，每8个DDS为一组，相邻之间相差固定的相位，高速DAC具有A、B、C、D四路输入，各组并行数据串化后对应DAC的一个端口，故只需改变DDS的频率字，就可以完成中心频率的偏移。以1Hz为步进，计算所需的频率字，并不断置数给DDS，改变载波DDS的输出，便可实现载波的扫描功能。同理，计算频率字，不断置数给DDS，改变数据速率的输出，便可实现码率的扫描，可做到码率每比特连续可变。两者若按多普勒变换关系进行同步改变，便可实现多普勒模拟。实际测得多谱勒模拟范围可以达到：±300MHz以上，多谱勒率精度可以达到：0.8382Hz/s，模拟的多谱勒速率可以达到±200MHz；同时可实现三角扫描方式，避免接收机在拐点处，出现失锁的问题。

3）UQPSK、IQ不一致性模拟易于实现。本发明IQ两路信号产生、正交调制均在FPGA内部通过逻辑和算法实现，先保证I路归一化因子为1，通过计算得到Q路归一化参数，并在IQ信号正交变换前，通过乘加运算对Q路信号的幅度和相位进行调整。可避免外部模拟器件带来的各种不确定问题。实测模拟源幅相不一致的模拟能力可达到模拟幅度精度±0.5dB，相位精度±2°的技术指标。

4）超宽带数字高斯白噪声易于实现。本发明由于采用了3.6GHz高速DAC，用3.6GHz高速采样钟进行数模变换，因此产生超宽带白噪声信号就容易实现了。在FPGA内部采用32路并行的Box_Muller算法，进行加权相加，再输出即可。是传统具有复杂电路结构和有限的带宽的噪声源设备所无法比拟的。实际测试得噪声带宽可达1.2GHz，Eb/N0的范围为0—14dB。

5）任意波形发生功能。与国内外任意波形发生器相比，任意波形发射器通常采用软件的方式产生波形文件再滚动播放。而本发明的高速全数字卫星信号模拟源可外接主控板，通过监控界面，由主控板通过CPCI端口进行外部数据注入，硬件最大可支持的注入容量为1Gbit，用户生成的任何输入文件可以通过模拟进行调制播放，或者直接播放。本模拟源不仅具有任意波形发生器循环滚动播放的能力，又可以将注入数据在FPGA内部通过实时编码、调制产生输出，具有波形实时产生的特点，比传统任意波形发生器的功能更为强大。

6）模式参数配置多种多样。本发明可提供多种模式可配置和多种调制方式：BPSK、QPSK、UQPSK、OQPSK；多种编码方式：卷积编码、RS编码与交错、加扰、加同步字；多种码型变换：NRZ-L、M、S，Biφ-L、M、S，8种格雷差分码；串并变换；差分变换等。由于需支持如此之多种模式、配置的组合，本发明在FPGA在编码方式、码型变换等变换模块的算法实现中设置功能选择开关，可根据操作界面选择的工作模式自由增减功能配置的组合；同时，由于多种编码方式和码型变换的组合会带来数据速率的改变，可能为原速率的一半、两倍或不变，因此在数据速率可能发生改变处设置双口存储器，并根据功能选择开关的指示，配置不同的工作速率。如图4所示。

本发明采用高速DAC将并行数字信号直接合成高中频卫星模拟信号，实现高速并行编码和调制、高速DAC接口及高速信号的完整性，突破了宽带信道模拟、超宽带数字高斯白噪声生成等设计技术难题，在宽带卫星信号传输、遥感、高速无线信号处理方面有广泛的应用前景。

附图说明

为了更清楚地理解本发明，现将通过本发明实施例，同时参照附图，来描述本发明，其中：

图1是本发明全数字卫星信号模拟源的组成框图。

图2是本发明高速DAC与FPGA接口设计的工作原理图。

图3是本发明数字并行调制信号翻转的仿真时序图。

图4是本发明多模式实时宽带模拟工作示意图。

具体实施方式

参阅图1。高速全数字卫星信号模拟源，包括，数字处理部分和模拟处理部分。卫星信号模拟源的核心硬件架构由大规模可编程门阵列（FPGA）和通过高速串行接口互联的高速数模转换器（DAC）组成，具有A、B、C、D四路输入的DAC，在DAC内部并行数据串化并进行高速采样，直接合成高中频卫星模拟信号。IQ两路信号产生、信号编码、码型变换、正交调制等均在FPGA内通过逻辑和算法实现。DSP作为模拟源板上主控，完成监控下发的各种参数解析和对FPGA进行参数配置，数据参数通过EMIF总线进行传递。数字处理部分的组成器件只有大规模可编程门阵列FPGA、DAC、DSP、PCI桥、FLASH、PROM。数字处理部分主要包括，DSP的外部存储器接口总线（EMIF）上相连的FPGA和外围存储器件（FLASH）、用于程序存储和加载的可编程存储器（PROM），以及本地端连接在FPGA上，用于监控计算机的参数设置、数据注入的设备周边组件接口（PCI）桥和高速数模转换器（DAC）。模拟源核心算法实现由FPGA完成，高速DAC对数据高速采样产生720MHz高中频模拟信号，两者之间通过高速串行数据接口。

模拟处理部分仅有一个通过FPGA进行幅度控制的宽带滤波衰减器器件。

FPGA选用Xilinx公司的大规模可编程门阵列XC5VLX220，Xilinx公司Virtex-5系列的2200万门器件XC5VLX220-1FF1760I，硬件资源包含64个硬件乘法器，192个36Kb BLOCKram，12个DCM，最多800个用户IO。可满足该模拟源系统多种功能模块和复杂并行算法的设计需要，实际算法占用硬件资源量达到70%。FPGA外部还提供大容量SDRAM，用于存储注入数据和中间结果，最大支持1Gbit注入数据容量。

DAC可选用EUVIS公司的MD652D高速数模转换器。MD652D为12位高速DAC器件，最高支持大于4Gsps的高速采样率，同时它提供48对差分接口，能在芯片内部复用为12bit。可满足该模拟源系统高速采样产生720MHz中频信号的要求。DAC输出的信号即中心频率720MHz，带宽200MHz的中频信号。模拟处理部分仅通过电缆连接滤波衰减器，通过FPGA的增益控制引脚对滤波衰减器进行数控，可实现60dBm信号衰减，步进1dBm。高速DA由点频时钟源提供采样时钟信号，本方案使用的点频时钟源输出频率为3.6GHz。

由于该模拟源还通过监控系统接收指令和注入数据，模拟源设备采用可插入CPCI机箱的CPCI板卡形式，PCI桥的本地端连接在FPGA上。选用PLX9656芯片作为PCI桥，并选用TI公司的TMS320C6416T芯片作为系统控制和管理中心。FPGA内利用BlockRAM资源，将数据暂存在存储区，DSP从存储区取数，解析得到控制参数命令。

参阅图2。在高速DAC和大规模FPGA的接口设计工作原理图中，高速全数字卫星信号模拟源之所以能直接产生720MHz高中频信号，就在于高速DAC提供的高采样率。使用采样率大于4GHz的外部采样时钟，根据奈奎斯特采样定理，理论上可以还原带宽2GHz的信号。为保证信号质量，选择3.6GHz采样时钟，每周期采样5个点，产生中心频率720MHz的信号。

模拟源的数据信号流程是通过FPGA高速串行接口模块（OSERDES），将内部运行在112.5MHz速率的并行处理信号按照8路串1路的方式转换为900Mbps高速串行数据，并与高速DAC接口，在DAC内部将A、B、C、D四路900Mbps高速数据进一步串行使用，成为采样速率3.6Gsps的高速数据。即采用两级串化的方式，将FPGA内部32路112.5Mbps数据串化为3.6Gbps的数据。此外，模拟源的时钟流程是通过外供3.6GHz高频时钟信号，经高速DAC，将8分频时钟，即450MHz输出送到FPGA，FPGA内部锁相环PLL锁定时钟信号450MHz作为接口时钟，分频时钟112.5MHz为内部主逻辑工作时钟。450MHz输入时钟 FPGA若直接分频使用，信号质量不佳，且用手工分频产生的信号输出产生的单载波，频谱上杂波分量大。450MHz输入时钟也可输入FPGA的数字锁相环DCM模块，并进行分频使用，单载波信号质量有明显改善，但频谱杂散指标依旧不佳。本方案中450MHz输入时钟采用FPGA的模拟锁相环PLL硬核资源，并分频使用，输出单载波信号的杂散指标有较大改善，能达到60dBm以上。

根据上述电路特性，本方案在实现720MHz直接中频合成时，采用32路并行DDS合成并行载波信号的方式。根据DAC采样顺序，以及通过3.6GHz得到720MHz中频信号所需要一个周期5个采样点的特性，可确定在32个DDS查找表里的数据顺序和起始相位，32个数据按照排列顺序并行送入4个OSERDES的接口，串化输出到高速DAC，采样产生720MHz高中频载波信号。

FPGA内部调制算法采用32路并行调制方式，在接口上通过并串转换，输出900MHz信号，而FPGA的普通IO口不能输出高于450Mbps频率的数据，必须使用FPGA的高速IO口。FPGA有丰富的高速IO资源，如有RocketIO GTP收发器，可输出100Mbps~3.2Gbps的数据，但GTP收发器数量有限，Xilinx Vertex-5最大的FPGA提供的GTP也不超过24个；高速的以太网口、PCI-Express口则更少。而DAC需要的差分接口至少有48对差分，故本方案采用Xilinx提供的高速串行接口模块（OSERDES），它可以配置在任意一对差分对上，最多可达400对，速率也可达到3.2Gbps。OSERDES模块可以配置为将2位到10位的并行数据串化为1位，为了使FPGA内部工作在更稳定的状态，采用数据8串1的方式，使FPGA内部主工作频率工作在112.5MHz，而OSERDES输出端时钟为450MHz，采用DDR方式可向外部输出900Mbps数据。900Mbps高速数据流通过高速DAC的A、B、C、D四组端口，共48对进行互联，在高速DAC内部再将48位数据复用为12位，成为DAC的12位数据位。故数据速率为3.6Gbps。

根据上述电路特性，本方案在实现宽带高斯白噪声时，可采用在FPGA中并行32路的Box_Muller算法。通过Box_Muller算法得到32路并行高斯白噪声带宽信号，并与32个DDS产生的载波信号在FPGA内部完成数字调制，并通过3.6GHz高速DA采样产生模拟的高斯白噪声信号。

由于调制都在FPGA内部数字进行，本方案在实现IQ不平衡模拟时，可分别对IQ两路数据进行处理。对调制信号的I路和Q路不平衡参数进行归一化，I路保持不变，Q路与归一化系数加权相乘，之后再相加，可实现UQPSK调制方式。调制无需乘法器，均采用异或逻辑实现，可节省30%硬件资源。

图3是数字并行调制信号翻转的仿真时序图，反映的是输出中心频率720MHz，调制信号速率为100MHz时，翻转点的确定，及调制信号数据EN有效位的控制。模拟源由32路并行DDS产生中频载波信号输出，每路DDS的初始相位可以确定，而调制10MHz~100MHz数据速率的信号，就要确定该在何时采用当前码元，何时使用下一个码元进行调制。在并行条件下，即确定32路调制信号通道的翻转位置。图中有32路信号通道，当为1时表明此处为翻转点。图中长虚线表示从第一个周期翻转点到第二个周期翻转点的过程，在翻转点以下的通道采用当前码元进行调制，翻转点以上的通道采用下一个码元进行调制。此时会出现在某个周期没有出现翻转点的情况，如图中短虚线表示，则在当前时钟周期所有通道采用当前码元进行调制，且调制信号码元保持不变。

高速全数字卫星信号模拟源的并行调制首先体现在载波信号的并行生成上，在一个周期内需要并行产生接下来32个时钟周期载波信号的输出值。该方法实现的关键在于，在一个周期内，确定之后一段时钟周期的相位位置。本发明高速载波生成采用并行的DDS产生的方式，由于载波频率可以确定，DAC采样频率3.6GHz也是可以确定的。因此，在FPGA中例化32路DDS，每个DDS相差的相位关系也是可以确定的。根据公式：

载波速率/数据采样率 * 2³²

每个DDS的初始相位可以确定。并行调制的第二部分体现在如何确定调制信号的翻转位置。本发明是根据符号速率和主工作时钟来计算数字调制信号，经过几路数据输出后进行翻转，根据公式：

数据速率/数据采样率 * 2³²

翻转位置也可以确定。当确定了这翻转位置以后，调制的载波相位的位置也就确定了。调制的实现无需乘法器，采用异或逻辑即可实现，资源占用很小，实现方法简单。确定了翻转位置后，并行调制逻辑将翻转点以前的载波使用前一个调制位信号进行异或运算调制，翻转点以后的载波使用新的调制位信号进行异或运算调制。若某个周期没有出现翻转点，即该周期所有信号仍使用上一周期更新的调制信号数据进行计算，此时需使前一级向调制模块送数的模块暂停一个周期输出调制信号。

参阅图4。多模式实时宽带模拟工作示意图。FPGA调制逻辑分为三级，数据源级、编码级和调制级。数据源级主要根据用户要求选择单双数据源、根据要求是否添加RS编码、加扰、加同步字等步骤。编码级主要根据用户要求是否添加串并变换、差分编码、码型变换、卷积编码等步骤，并根据要求开关功能和切换。调制级根据用户要求配置对应调制方式并输出。数据源级和调制级有固定的数据速率，编码级有多种数据速率。相邻两级之间采用双口RAM存储器的方式进行数据速率接口。在编码级FPGA中通过多条支路分别完成不同的编码、加扰等功能。用户通过运行在工控机上的监控界面对当前需要的编码项等工作模式参数进行设置。在FPGA实现时，在编码方式、码型变换等变换模块的算法中已创建多种组合的编码流程，并在各流程支路之间设置功能选择开关，FPGA程序通过切换开关将信号流程切换到对应功能处理支路，根据用户选择，灵活增减信号处理的模块，完成所需编码、调制方式、各种变换等功能。由此，本模拟源支持单数据源、双数据源，支持多种模式、码型和编码方式，包括调制方式：BPSK、QPSK、UQPSK、OQPSK；编码方式：卷积编码、RS编码与交错、加扰、加同步字；码型变换：NRZ-L、M、S，Biφ-L、M、S，8种格雷差分码；串并变换；差分变换等。均能根据用户界面配置增减切换各种配置的组合，以满足实时宽带信道的模拟。

同时，由于多种编码方式和码型变换会带来数据速率的改变，如差分变换等，可能数据速率会变为原速率的一半、两倍或不变，因此在数据速率可能发生改变处设置双口存储器，并根据功能选择开关的指示，配置不同的工作速率。数据源级和调制级有固定的数据速率112.5Mbps，编码级有多种数据速率。相邻两级之间采用双口RAM存储器的方式进行数据速率接口。本方案中在数据源端码元工作速率112.5MHz，通过符号速率和主工作时钟计算，并借助双口RAM存储器缓存，将码元速率降低为IQ两路各10MHz~100MHz数据速率范围内，然后进行编码；编码过程中，差分编码等编码方式会造成数据速率减半或翻倍，而在调制端与高速DA接口的32路并行调制数据速率固定为112.5Mbps，故需借助双口RAM存储器缓存，保证编码数据与调制端数据速率缓冲接口。

本发明的高速全数字卫星信号模拟源外接主控板，通过运行在工控机上的监控界面进行操作，主控板通过CPCI端口进行外部数据注入，硬件最大可支持的注入容量为1Gbit。用户可通过MATLAB等第三方软件模拟产生一个调制信号，并通过CPCI端口注入到模拟源内部存储区。FPGA通过64位数据总线从存储区取数，数据接口通过双口RAM接口，保证内部工作在112.5MHz，并直接通过32路串并转换送入高速数模转换器DAC，产生高中频调制信号。对于需实时调制的注入数据，则在FPGA中开辟4Mbit的BlockRAM存储区，将数据存入BlockRAM，并按照正常调制流程对数据进行编码、码型变换、调制，并按照32路串并转换方式送入高速DAC，得到720MHz调制信号。

由此，即实现类似任意波形发生器循环滚动播放的功能，同时又可以将注入数据在FPGA内部通过实时编码、调制产生输出，具有波形实时产生的特点，

本发明研制的高速全数字卫星信号模拟源能达到以下性能指标：

1支持调制方式：BPSK、QPSK、OQPSK、UQPSK。

2输出中频标称频率：720MHz；

3码速率（编码后）：20Mb/s～200Mb/s连续可变，可以输出单载波。

4码型：NRZ-L、M、S，Biφ-L、M、S，8种格雷差分码可选。

5能模拟载波和数据的频率动态。多谱勒模拟范围可以达到：±300MHz以上，多谱勒率精度可以达到：0.8382Hz/s，模拟的多谱勒速率可以达到±200MHz；并且当进行多谱勒速率模拟时，可以实现三角扫面方式。

6能模拟I/Q相位、幅度不平衡。

7输出电平：-50 dBm～0dBm，步进1dB。

8输出杂散、杂波：≦－60dBc。

9数据注入容量：最大到1Gbit。

10带中频模拟噪声源，产生高斯白噪声带宽1.2GHz，信噪比可调。

11本机能产生固定帧格式的调制数据，也可以接收外来的调制数据，数据可以是伪随机码、固定码、台阶码等，也可以逐波道任意设定；码型、码速率、帧格式、调制方式及参数可编程设定。

12模拟源数据具有帧计数格式。

上述FPGA内置逻辑算法、调制算法、并行数字算法都是对内部逻辑的一种说法，分别在工作流程的不同阶段，可以称为“内部逻辑”。Box_Muller算法是产生随机信号的一种专用算法。

上述提到的模拟输出信号是中心频率在720MHz，带宽为200MHz的信号。其中720MHz可以称之为高中频，200M可以称之为宽带。文中提到的高中频信号和宽带信号可以是相同的信号。

Claims

1.一种卫星信号模拟源设备，包括，数字处理部分和模拟处理部分，在数字处理部分中，为编码和调制间多种速率转换提供接口的大规模现场可编程门阵列（FPGA）通过高速串行接口模块将并行数据串化后通过高速数模转换器（DAC）直接合成高中频宽带卫星模拟信号，FPGA通过外部存储器接口总线与数字信号处理器（DSP）和可编程存储器相连，DSP进行各种参数解析并进行参数配置，其特征在于：FPGA内置逻辑算法产生I、Q两路信号、进行信号编码、码型变换和正交调制，其中，FPGA内置32路并行调制方式，例化32路直接数字式频率合成器（DDS）并行输出、并行合成中心频率，并根据符号速率和并行运算主频率确定载波相位的翻转，根据IQ不平衡参数计算Q路归一化系数，运算Q路幅度，模拟UQPSK调制；模拟源数据信号通过FPGA高速串行接口模块，将并行处理信号按照8路串1路的方式转换为900Mbps高速串行数据，并与高速DAC接口，在DAC内部将A、B、C、D四路900Mbps高速串行数据进一步串行成为采样速率为3.6Gsps的高速数据，在模拟处理部分中，连接在高速DAC模拟输出端的宽带滤波衰减器滤去谐波并调节输出幅度，得到最终的多模、码速率连续可变的高中频宽带卫星模拟信号。

2. 如权利要求1所述的卫星信号模拟源设备，其特征在于：所述数字处理部分包括，DSP及其外部存储器接口总线上相连的FPGA和外围存储器件、用于FPGA程序存储和加载的可编程存储器，以及连接在FPGA上，用于监控计算机的参数设置、数据注入的设备周边组件接口PCI桥和高速DAC，所述数字处理部分还包括提供高速采样时钟信号的点频时钟源；模拟处理部分包括，通过FPGA进行幅度控制的宽带滤波衰减器。

3.如权利要求1所述的卫星信号模拟源设备，其特征在于：32个并行输出的DDS，每8个DDS为一组，相邻之间相差固定的相位，各组并行数据串化后对应高速DAC的一个端口。

4.如权利要求1所述的卫星信号模拟源设备，其特征在于：FPGA以1Hz为步进，计算所需的频率字，并不断置数给DDS，改变载波DDS的输出和数据速率的输出，分别实现载波扫描和码率的扫描及码率每比特连续可变。

5.如权利要求3所述的卫星信号模拟源设备，其特征在于：模拟源的数据信号流程是通过FPGA高速串行接口模块，将内部运行在112.5MHz速率的并行处理信号按照8路串1路的方式转换为900Mbps高速串行数据。

6.如权利要求1所述的卫星信号模拟源设备，其特征在于：在FPGA中，并行采用了32路的Box_Muller算法，得到多路并行高斯白噪声带宽信号，并通过3.6GHz高速DA采样产生模拟的高斯白噪声信号，并与32个DDS产生的载波信号在FPGA内部完成数字调制，并通过3.6GHz高速DA采样产生模拟的高斯白噪声信号。

7.如权利要求1所述的卫星信号模拟源设备，其特征在于:FPGA通过并行调制逻辑，在数字域合成中心频率为720MHz，带宽20~200MHz连续可变的高中频信号，并通过高速DAC，采用高达3.6GHz的高频率采样时钟，数模变换直接产生模拟720MHz高中频信号。

8.如权利要求1所述的卫星信号模拟源设备，其特征在于：32路并行DDS合成并行载波信号，该信号通过高速采样产生720MHz高中频载波单点频信号。

9.如权利要求1所述的卫星信号模拟源设备，其特征在于：模拟源的时钟流程是通过外供3.6GHz高频时钟信号，经高速DAC，将8分频时钟，即450MHz输出送到FPGA，FPGA内部锁相环PLL锁定时钟信号450MHz作为接口时钟，分频时钟112.5MHz为内部主逻辑工作时钟。

10.如权利要求1所述的卫星信号模拟源设备，其特征在于：FPGA调制逻辑分为三级，数据源级、编码级和调制级，数据源级主要根据用户要求选择单双数据源、是否添加RS编码、加扰、加同步字步骤；编码级主要根据用户要求是否添加串并变换、差分编码、码型变换、卷积编码步骤，并根据要求开关功能和切换，调制级根据用户要求配置对应调制方式并输出；相邻两级之间采用双口RAM存储器的方式进行数据速率接口。