CN112953534B - 一种基于系统级封装的耐辐射混合信号fpga - Google Patents

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Abstract

本发明一种基于系统级封装的耐辐射混合信号FPGA，由可编程逻辑单元、高速并行模数转换单元、低速串行模数转换单元、数模转换单元和刷新单元组成。采用系统级封装技术，集成上述五颗耐辐射裸芯，实现通用FPGA逻辑、模数转换、数模转换、高速度、并行数据处理、实时刷新等功能。本发明所述的耐辐射混合信号FPGA，具有集成度高、体积小、可靠性高、通用性强等优点，为宇航用陀螺等电子产品混合信号采集、数据处理提供了解决方案。

Description

一种基于系统级封装的耐辐射混合信号FPGA
技术领域
本发明涉及一种混合信号FPGA，特别是一种基于系统级封装技术的耐辐射混合信号FPGA，属于混合信号微系统领域。
背景技术
宇航环境存在大量的γ射线、x射线和中子、电子等高能粒子，会造成半导体器件功能、性能发生短暂失效甚至永久失效，从而导致卫星或空间飞行器发生灾难性后果，所以空间应用领域的辐射环境要求半导体器件具备耐辐射性能。电离辐射效应和单粒子效应是考量MOS工艺加工的半导体集成电路适用于宇航环境的关键。
航空航天、军用卫星等武器装备领域通常要求光纤陀螺信号采集和数据处理系统小型化，目前陀螺信号采集及数据处理系统，多数采用PCB板级组装多颗独立芯片方式实现系统功能，受制于各芯片体积、质量等限制，PCB板级组装系统无疑存在体积大、集成度低等问题。所以研究适用于宇航环境的小型化、轻质化、高集成度、通用性强的耐辐射混合信号FPGA尤为重要，目前国内外关于此方面研究比较空缺。
发明内容
本发明的技术解决问题为：克服现有技术的不足，提供一种基于系统级封装的耐辐射混合信号FPGA，具备模数转换、数模转换、高速数据处理、实时刷新、自动修复辐照效应造成的中断等功能，为宇航环境下陀螺信号采集和数据处理提供了解决方案，提高了集成度和通用性。
本发明的技术解决方案是：一种基于系统级封装的耐辐射混合信号FPGA，包括：可编程逻辑单元、高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)、数模转换单元(DAC)和刷新单元；
高速并行模数转换单元(高速并行ADC)采集陀螺信号并实现模数转换，得到数字信号1，送至可编程逻辑单元；可编程逻辑单元对高速并行模数转换单元(高速并行ADC)输出的数字信号1按照预先设定的数据处理要求进行数据处理，得到可编程逻辑单元的输出信号1，送至数模转换单元(DAC)，数模转换单元(DAC)实现信号的数模转换，得到模拟信号1，并输出至外部；
刷新单元实现可编程逻辑单元的配置与刷新。刷新单元通过调取外部存储器中预存的配置数据，利用配置数据对可编程逻辑单元进行配置；刷新单元根据可编程逻辑单元的型号确定刷新数据长度，调取外部存储器中预存的配置数据并按照确定的刷新数据长度对配置数据进行处理，刷新单元利用处理后的配置数据对可编程逻辑单元进行重新配置实现对可编程逻辑单元的刷新；
低速串行模数转换单元(低速串行ADC)，采集温度传感器信号并实现模数转换，得到数字信号2，送至可编程逻辑单元；可编程逻辑单元对低速串行模数转换单元(低速串行ADC)输出的数字信号2按照预先设定的数据处理要求进行数据处理，得到可编程逻辑单元的输出信号2，送至数模转换单元(DAC)，数模转换单元(DAC)实现信号的数模转换，得到模拟信号2，并输出至外部；
优选的，刷新单元根据可编程逻辑单元的型号确定刷新数据长度，调取外部存储器中预存的配置数据并按照确定的刷新数据长度对配置数据进行处理，刷新单元利用配置数据对可编程逻辑单元进行重新配置实现对可编程逻辑单元的刷新，在FPGA置于辐射环境中发生单粒子翻转时进行。
优选的，可编程逻辑单元、高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)、数模转换单元(DAC)和刷新单元为五种功能单元；耐辐射混合信号FPGA集成的五种功能单元，均为裸芯，且均具备耐辐射性能。采用系统级封装技术，耐辐射混合信号FPGA为上下双腔体陶瓷封装，上下腔体采用气密性封装，通过引线键合、基板布线等在耐辐射混合信号FPGA中集成五颗耐辐射裸芯。
优选的，所述的耐辐射混合信号FPGA，能够为宇航用陀螺电子产品进行混合信号采集、数据处理。
优选的，可编程逻辑单元，为高速、高密度、具有100万等效系统门的SRAM型现场可编程门阵列；
高速并行模数转换单元(高速并行ADC)，具有14位分辨率、10MSPS采样率；
低速串行模数转换单元(低速串行ADC)，具有8个模拟输入通道、12位分辨率、1MSPS采样率；
数模转换单元(DAC)，具有14位转换精度，50MSPS更新率；
刷新单元，最高刷新时钟20MHz，可实现SRAM型可编程逻辑单元刷新，实现除BRAM、SRL16、LUTRAM内容以外的配置。
优选的，混合信号FPGA既可实现接收模拟信号，完成模数转换；又可实现接收数字信号，完成数模转换；既可实现通用FPGA逻辑，也可提供陀螺数据采集、数字信号处理功能；内嵌刷新单元可在混合信号FPGA发生单粒子翻转时对内部可编程逻辑单元进行实时刷新，以快速恢复混合信号FPGA运行。
优选的，根据功能需求可仅配置高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)或数模转换单元(DAC)，实现信号检测或信号输出；可编程逻辑单元通过数据通道连接耐辐射混合信号FPGA外部；数据通道为可编程逻辑单元的通用I/O，可与耐辐射混合信号FPGA外围模块或接口实现数据交互，提供丰富的用户可编程资源。
本发明相比现有技术具有如下优点：
(1)本发明所设计的耐辐射混合信号FPGA由于采用了系统级封装技术，通过上下独立气密性双腔体陶瓷外壳设计，将可编程逻辑单元、高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)、数模转换单元(DAC)、刷新单元五颗裸芯集成为单颗芯片，单颗芯片具备数模转换、模数转换、高速数据处理、刷新等功能，与多颗分立芯片组成的信号采集与数据处理系统相比缩减了体积，提高了集成度，降低了功耗，陶瓷封装使其具有导热性好、可靠性高等优点。
(2)本发明所设计的耐辐射混合信号FPGA由于内部采用的五颗裸芯均具备耐辐射性能，为宇航环境中陀螺信号采集与处理提供了硬件支撑。
(3)本发明所设计的耐辐射混合信号FPGA内部集成了刷新单元，可修复耐辐射混合信号FPGA空间应用时内嵌可编程逻辑单元单粒子功能中断，从而实现混合信号FPGA宇航应用的可靠运行，为宇航环境中混合信号采集与处理提供了解决方案。
(4)本发明所设计的耐辐射混合信号FPGA具有多种应用方案选择。混合信号FPGA根据使用需求，可仅配置内部高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)或数模转换单元(DAC)，实现信号检测或信号输出；混合信号FPGA通过配置内部高速并行模数转换单元(高速并行ADC)、可编程逻辑单元、数模转换单元(DAC)可以实现陀螺信号回环测试。
(5)本发明所设计的耐辐射混合信号FPGA通用性强，可扩展性强。混合信号FPGA数据通道为可编程逻辑单元的通用I/O，既可以实现通用FPGA逻辑，又可实现与外围模块或接口的数据交互。混合信号FPGA可与外部处理器等组成信号处理系统，适用于多种类型数据采集与信号处理系统设计；混合信号FPGA可根据用户需求进行接口开发，实现与外设接口的通信功能。
(6)本发明所设计的耐辐射混合信号FPGA内部已集成可编程逻辑单元、高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)、数模转换单元(DAC)、刷新单元，可以节省用户前期用于陀螺信号采集与数据处理系统研发时间，提高了工作效率，降低了工作难度，且易于集成于其他系统中。
附图说明
图1为本发明的耐辐射混合信号FPGA模块的结构框图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。
本发明一种基于系统级封装的耐辐射混合信号FPGA，由可编程逻辑单元、高速并行模数转换单元、低速串行模数转换单元、数模转换单元和刷新单元组成。采用系统级封装技术，集成上述五颗耐辐射裸芯，实现通用FPGA逻辑、模数转换、数模转换、高速度、并行数据处理、实时刷新等功能。本发明所述的耐辐射混合信号FPGA，具有集成度高、体积小、可靠性高、通用性强等优点，为宇航用陀螺等电子产品混合信号采集、数据处理提供了解决方案。
耐辐射混合信号FPGA采用系统级封装技术将可编程逻辑单元、高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)、数模转换单元(DAC)、刷新单元五颗裸芯集成于单颗芯片中，具备模数转换、数模转换、高速数据处理、刷新等功能，系统级封装使其具有小型化、高集成度等优点，数据通道的I/O资源可连接外围模块或接口实现数据交互，从而耐辐射混合信号FPGA具备通用性强、扩展性强等特点。耐辐射混合信号FPGA不仅具有多种应用选择方案，而且对于宇航空间环境陀螺等产品信号处理等需求，只有采用耐辐射混合信号FPGA才能同时满足宇航应用环境可靠信号处理以及信号采集与处理系统的小型化、轻质化等要求，实现宇航环境中陀螺等电子产品信号可靠处理。
如图1所示，一种基于系统级封装的耐辐射混合信号FPGA，包括：可编程逻辑单元、高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)、数模转换单元(DAC)和刷新单元；
高速并行模数转换单元(高速并行ADC)数据输出形式为并行输出，高速为其采样率相对于低速串行模数转换单元(低速串行ADC)的采样率而言；高速并行模数转换单元(高速并行ADC)通过模式配置可以选择差分输入或单端输入模式；高速并行模数转换单元(高速并行ADC)采集陀螺信号并实现模数转换，输出14位并行数字信号1，送至可编程逻辑单元；可编程逻辑单元对高速并行模数转换单元(高速并行ADC)输出的数字信号1进行处理，包括算法实现和数据处理等，得到可编程逻辑单元的输出信号1，送至数模转换单元(DAC)，数模转换单元(DAC)实现信号的数模转换，得到模拟信号1，并输出至陀螺从而实现陀螺姿态等闭环控制或者输出至外围模块中；
刷新单元实现可编程逻辑单元的配置与刷新。刷新单元通过调取外部存储器中预存的配置数据，利用配置数据对可编程逻辑单元进行配置，实现实现可编程逻辑单元配置；刷新单元根据与可编程逻辑单元互联的JTAG端口确定可编程逻辑单元的型号确定刷新数据具体长度，调取外部存储器中预存的配置数据并按照确定的刷新数据长度对配置数据进行处理，刷新单元通过检测可编程逻辑单元的DONE端口电平确定是否需要对可编程逻辑单元进行重新配置。
低速串行模数转换单元(低速串行ADC)数据输出形式为串行输出，以串行字符串的形式从高位到低位输出数据转换结果；具有8个模拟输入通道，可以根据对其设置选择任意通道；低速串行模数转换单元(低速串行ADC)采集温度传感器信号，采用开关电容逐次逼近技术完成模数转换，得到数字信号2，送至可编程逻辑单元；可编程逻辑单元对低速串行模数转换单元(低速串行ADC)输出的数字信号2按照预先设定的数据处理要求进行处理，包括算法实现和数据处理等得到可编程逻辑单元的输出信号2，送至数模转换单元(DAC)，数模转换单元(DAC)实现信号的数模转换，得到模拟信号2，并输出至温度传感器或外围模块中。
优选的，刷新单元根据与可编程逻辑单元互联的JTAG端口确定可编程逻辑单元的型号确定刷新数据具体长度，调取外部存储器中预存的配置数据并按照确定的刷新数据长度对配置数据进行处理，刷新单元通过检测可编程逻辑单元的DONE端口电平确定是否需要对可编程逻辑单元进行重新配置，在混合信号FPGA置于辐射环境中发生单粒子功能中断时进行。
优选的，可编程逻辑单元、高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)、数模转换单元(DAC)和刷新单元为五种功能单元；耐辐射混合信号FPGA集成的五种功能单元，均为裸芯，且均具备耐辐射性能。采用系统级封装技术，耐辐射混合信号FPGA为上下双腔体陶瓷封装，上下腔体采用气密性封装，通过引线键合、基板布线等在耐辐射混合信号FPGA中集成五颗耐辐射裸芯。
优选的，可编程逻辑单元为SRAM型现场可编程门阵列。
优选的，所述的耐辐射混合信号FPGA，能够为宇航用陀螺电子产品进行混合信号采集、数据处理。
优选的，可编程逻辑单元，为具有100万等效系统门、300MHz系统工作频率的高速、高密度SRAM型现场可编程门阵列；
高速并行模数转换单元(高速并行ADC)，具有14位分辨率、10MSPS采样率；
低速串行模数转换单元(低速串行ADC)，具有8个模拟输入通道、12位分辨率、1MSPS采样率；
数模转换单元(DAC)，具有14位转换精度，50MSPS更新率；
刷新单元，最高刷新时钟20MHz，可实现SRAM型可编程逻辑单元刷新，实现除BRAM、SRL16、LUTRAM内容以外的配置；
优选的，混合信号FPGA既可实现接收模拟信号，完成模数转换；又可实现接收数字信号，完成数模转换；既可实现通用FPGA逻辑，也可提供陀螺数据采集，数字信号处理功能；内嵌刷新单元可在混合信号FPGA发生单粒子翻转时对内部可编程逻辑单元进行实时刷新，以快速恢复混合信号FPGA运行。
优选的，混合信号FPGA为陶瓷封装上下双腔结构，上腔体包含高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)、数模转换单元(DAC)和刷新单元四个功能单元，下腔体包含可编程逻辑单元。利用系统级封装技术，采用上下双腔结构，按照混合信号FPGA功能定义实现五种功能单元内部互联设计，通过电地分布设计、多层基板设计、功能单元粘接、引线键合工艺等，构建了耐辐射混合信号FPGA。混合信号FPGA系统级封装技术和上下双腔结构缩减了由多颗分立芯片组成的板级混合信号处理系统体积，提高了集成度，可以满足信号处理系统小型化的要求。陶瓷封装的耐辐射混合信号FPGA相较于塑封具有更高的可靠性，在军用、航天具有更广泛应用前景。
优选的，根据功能需求可仅配置高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)或数模转换单元(DAC)，实现信号检测或信号输出；可编程逻辑单元通过数据通道连接耐辐射混合信号FPGA外部；数据通道为可编程逻辑单元的通用I/O，可与外围模块或接口实现数据交互，提供丰富的可编程资源。
可编程逻辑单元，优选方案具体为：可编程逻辑单元为等效系统门数为100万门，系统工作频率300MHz的高速、高密度SRAM型宇航用现场可编程门阵列。可编程逻辑单元通过与高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)、低速串行模数转换单元(低速串行ADC)数字信号端口通过多层陶瓷基板设计、引线键合工艺等实现功能互联，实现对高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)输出的数字信号检测，实现数模转换单元(DAC)信号输出，此外，通过引出的数据通道可以实现通用FPGA逻辑以及与外围模块或接口的数据交互，满足扩展要求。可编程逻辑单元位于耐辐射混合信号FPGA气密性下腔体中。
刷新单元，优选方案具体为：实现混合信号FPGA内置SRAM型可编程逻辑单元配置或刷新。按照功能定义将部分配置与刷新端口与可编程逻辑单元通过基板设计、引线键合等实现功能互联。刷新单元可以自动识别与匹配可编程逻辑单元，通过刷新单元调取外置存储器配置可编程逻辑单元时间与直接采用外置存储器配置可编程逻辑单元时间消耗相同。刷新单元可修复可编程逻辑单元空间应用的单粒子功能中断，提高混合信号FPGA宇航应用可靠性。
优选方案为：当需要实现陀螺姿态信息回环测试即陀螺根据反馈信号及时调整姿态信息时，混合信号FPGA的刷新单元通过调取外部存储器配置数据，利用配置数据实现可编程逻辑单元配置；高速并行模数转换单元(高速并行ADC)将陀螺输出信号转换为数字信号传输至可编程逻辑单元，可编程逻辑单元对数字信号进行解算等数据处理后传送至数模转换单元(DAC)实现数模转换输出模拟信号，之后将模拟信号反馈至被测陀螺，从而实现陀螺姿态的回环测试。当耐辐射混合信号FPGA处于宇航辐射环境时，刷新单元根据可编程逻辑单元型号，通过判断DONE端口电平确定是否需要对可编程逻辑单元进行重新配置，从而在可编程逻辑单元发生单粒子功能中断时快速恢复系统运行，确保被测信号的准确测试。
优选方案为：如图1所示，本发明由可编程逻辑单元、高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)、数模转换单元(DAC)和刷新单元组成，且五种功能单元均为耐辐射裸芯，根据系统功能进行互联设计，利用系统级封装技术，采用上下双腔结构，通过多层基板布线设计、陶瓷管壳设计、功能单元裸芯粘接、引线键合工艺等构建耐辐射混合信号FPGA。
优选方案为：本发明所选用的高速并行模数转换单元(高速并行ADC)是一款10MSPS采样率、14位抗辐照模数转换器，采用具有一个宽带输入采样保持放大器(SHA)的四级流水线结构，集成了高性能、低噪音的采样保持放大器和可编程参考电压，差分输入结构允许单端输入或差分输入模式配置输入信号范围，输出数据为标准二进制。在混合信号FPGA中，高速并行模数转换单元(高速并行ADC)将采集的陀螺模拟信号(例如角速度信号)转换为14位并行数字信号提供给混合信号FPGA内置的可编程逻辑单元。
优选方案为：本发明所选用的低速串行模数转换单元(低速串行ADC)是一款抗辐照12位8通道模数转换器，最高输入时钟频率16MHz，最高采样率1MSPS，采用开关电容逐次逼近技术完成模数转换过程。在混合信号FPGA中，低速串行模数转换单元(低速串行ADC)每个采集周期可通过可编程逻辑单元配置实现任一通道选择，将输入的温度传感器信号转换为以串行字符串的形式从高位到低位输出的12位数字信号输出至混合信号FPGA内置的可编程逻辑单元。低速串行模数转换单元(低速串行ADC)也可应用于热电偶温度信号测试。
优选方案为：本发明所选用的可编程逻辑单元是一款等效系统门数为100万门、系统工作频率300MHz的高速、高密度SRAM型宇航用现场可编程门阵列，内部包含了可编程逻辑模块(CLB)、通用输入输出模块(IOB)以及块存储器(BRAM)、乘法器、时钟管理器(DCM)等丰富的IP资源。可编程逻辑单元在混合信号FPGA中主要对高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)输出数字信号进行数据处理，并将处理后信号提供给数模转换单元(DAC)。
优选方案为：本发明所选用的数模转换单元(DAC)是一款14位转换精度，50MSPS更新率电流输出型抗辐照数模转换器，内部包括数模转换、数字控制逻辑和满量程输出电流控制，集成边沿触发式输入锁存器和一个1.2V温度补偿带隙基准电压源，采用片上基准或外部基准两种方式，满量程输出电流在2mA到20mA的范围内调整，差分电流输出能够支持单端输出或差分输出应用。在混合信号FPGA中数模转换单元(DAC)实现可编程逻辑单元输入的数字信号数模转换，输出两路互补电流，最终将信号输出到陀螺或者其他外部模块中。
优选方案为：本发明所选用的刷新单元是一款针对SRAM型可编程逻辑单元进行刷新的芯片，可用于宇航，自动识别和匹配目标可编程逻辑单元；实现除BRAM、SRL16、LUTRAM内容以外的配置；利用JTAG接口进行刷新，支持从串、主串两种配置模式，具备FPGA上电配置、回读IDcode、可编程逻辑单元重配等功能，可以自动修复部分单粒子功能中断。在混合信号FPGA中刷新单元实现对可编程逻辑单元配置以及为宇航空间应用的耐辐射混合信号FPGA可编程逻辑单元单粒子翻转问题提供实时刷新。
本发明所设计的混合信号FPGA内置高速并行模数转换单元(高速并行ADC)、低速串行模数转换单元(低速串行ADC)采集陀螺或温度传感器信号并实现模数转换输出数字信号；可编程逻辑单元对数字信号进行数据处理并传送至数模转换单元(DAC)；数模转换单元(DAC)实现信号的数模转换，并输出至陀螺或其他外部模块中；刷新单元可在混合信号FPGA内部可编程逻辑单元发生单粒子翻转时对可编程逻辑单元进行实时刷新，以快速恢复混合信号FPGA运行。混合信号FPGA数据通道设置大量通用I/O，可与外围模块或接口实现数据交互，提供丰富的可编程资源。
本发明所设计的混合信号FPGA采用系统级封装技术，上下双腔体结构，相较于多颗分立芯片组成的混合信号处理系统体积约缩减了30％；本发明所设计的混合信号FPGA经过电性能参数测试、功能测试与验证，可以实现模数转换、数模转换、高速数据处理、刷新等功能；
本发明所设计的混合信号FPGA具有通用性强、可扩展性强特点，可以仅配置部分功能单元，也可连接外部处理器或者接口实现数据通信；本发明的所设计混合信号FPGA通过了机械冲击、温度循环等部分环境适应性试验，表明具有良好的力学、热学性能；
本发明的所设计混合信号FPGA经过了总剂量摸底试验，为宇航空间环境的小型化混合信号处理系统提供了解决方案；本发明的所设计混合信号FPGA经过测试可以应用于陀螺信号、温度传感器信号处理，单颗芯片可以代替多颗分立芯片组成的混合信号测试系统，缩减了陀螺、温度信号处理系统体积，节省了用户前期研发时间。
本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (8)

1.一种基于系统级封装的耐辐射混合信号FPGA，其特征在于：包括可编程逻辑单元、高速并行模数转换单元、低速串行模数转换单元、数模转换单元和刷新单元；
高速并行模数转换单元采集陀螺信号并实现模数转换，得到数字信号1，送至可编程逻辑单元；可编程逻辑单元对高速并行模数转换单元输出的数字信号1按照预先设定的数据处理要求进行数据处理，得到可编程逻辑单元的输出信号1，送至数模转换单元，数模转换单元实现信号的数模转换，得到模拟信号1，并输出至外部；
刷新单元通过调取外部存储器中预存的配置数据，利用配置数据对可编程逻辑单元进行配置；刷新单元根据可编程逻辑单元的型号确定刷新数据长度，调取外部存储器中预存的配置数据并按照确定的刷新数据长度对配置数据进行数据长度设置，利用数据长度设置后的配置数据对可编程逻辑单元进行重新配置实现对可编程逻辑单元的刷新，从而实现可编程逻辑单元的配置与刷新;
低速串行模数转换单元，采集温度传感器信号并实现模数转换，得到数字信号2，送至可编程逻辑单元；可编程逻辑单元对低速串行模数转换单元输出的数字信号2按照预先设定的数据处理要求进行数据处理，得到可编程逻辑单元的输出信号2，送至数模转换单元，数模转换单元实现信号的数模转换，得到模拟信号2，并输出至外部。
2.根据权利要求1所述的一种基于系统级封装的耐辐射混合信号FPGA，其特征在于：刷新单元根据可编程逻辑单元的型号确定刷新数据长度，调取外部存储器中预存的配置数据并按照确定的刷新数据长度对配置数据进行处理，刷新单元利用处理后的配置数据对可编程逻辑单元进行重新配置实现对可编程逻辑单元的刷新，在混合信号FPGA置于辐射环境中发生单粒子翻转时进行。
3.根据权利要求1所述的一种基于系统级封装的耐辐射混合信号FPGA，其特征在于：可编程逻辑单元、高速并行模数转换单元、低速串行模数转换单元、数模转换单元和刷新单元为五种功能单元；耐辐射混合信号FPGA集成的五种功能单元，均为裸芯，且均具备耐辐射性能,采用系统级封装技术，耐辐射混合信号FPGA为上下双腔体陶瓷封装，上下腔体采用气密性封装，通过引线键合、基板布线等在耐辐射混合信号FPGA中集成五颗耐辐射裸芯。
4.根据权利要求1所述的一种基于系统级封装的耐辐射混合信号FPGA，其特征在于：可编程逻辑单元为SRAM型现场可编程门阵列。
5.根据权利要求1所述的一种基于系统级封装的耐辐射混合信号FPGA，其特征在于：所述的耐辐射混合信号FPGA，能够为宇航用陀螺电子产品进行混合信号采集、数据处理。
6.根据权利要求1所述的一种基于系统级封装的耐辐射混合信号FPGA，其特征在于：可编程逻辑单元，为高速、高密度、具有100万等效系统门的SRAM型现场可编程门阵列；
高速并行模数转换单元，具有14位分辨率、10MSPS采样率；
低速串行模数转换单元，具有8个模拟输入通道、12位分辨率、1MSPS采样率；
数模转换单元，具有14位转换精度、50MSPS更新率；
刷新单元，最高刷新时钟20MHz，可实现SRAM型可编程逻辑单元刷新，实现除BRAM、SRL16、LUTRAM内容以外的配置。
7.根据权利要求1所述的一种基于系统级封装的耐辐射混合信号FPGA，其特征在于：混合信号FPGA既可实现接收模拟信号，完成模数转换；又可实现接收数字信号，完成数模转换；既可实现通用FPGA逻辑，也可提供陀螺数据采集，数字信号处理功能；内嵌刷新单元可在混合信号FPGA发生单粒子翻转时对内部可编程逻辑单元进行实时刷新，以快速恢复混合信号FPGA运行。
8.根据权利要求1所述的一种基于系统级封装的耐辐射混合信号FPGA，其特征在于：根据功能需求可仅配置高速并行模数转换单元、低速串行模数转换单元或数模转换单元，实现信号转换或信号输出；可编程逻辑单元通过数据通道连接耐辐射混合信号FPGA外部；数据通道为可编程逻辑单元的通用I/O，可与耐辐射混合信号FPGA外围模块或接口实现数据交互，提供丰富的用户可编程资源。
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CN102710316A (zh) * 2012-01-15 2012-10-03 中国电子科技集团公司第十研究所 全数字卫星信号模拟源
CN106502943A (zh) * 2015-09-07 2017-03-15 江西恒盛晶微技术有限公司 一种next系列产品的高速同步数据采集仪
KR102077619B1 (ko) * 2019-05-22 2020-02-14 한화시스템(주) n개의 채널을 포함하는 디지털 송수신 신호 처리 장치 및 방법

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